Vivado综合running时间太长

最新推荐文章于 2025-04-25 15:09:49 发布
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文章标签： fpga开发
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cancel后查看log日志，出现警告warnning:PID not specified，解决办法：
新建一个工程，导入原工程源文件，重新进行综合，就可以了。

pointer01
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Vivado 工程长时间编译的原因分析与解决方案
TechGlide的博客
08-07 3051
Vivado 工程长时间编译的原因分析与解决方案在进行 FPGA 开发过程中，Vivado 是一款常用的综合工具，但是随着项目的复杂度和规模增大，编译时间也会变得越来越长。本文将对 Vivado 工程编译时间过长的原因进行总结，并提供相应的解决方案，旨在帮助工程师提高 FPGA 开发的效率。
【Vivado那些事儿】Vivado环境一览
Smart_Devil的博客
12-01 3188
前言 在我看来，用好一个工具的前提，就需要对工具有比较清晰的认识，不然对工具都不熟悉，遇到一些关乎工具上的问题时，会根本无从下手，也会在一定程度上影响项目的开发，所以很多时候，在进行一些项目的时候，团队里使用的开发工具的版本都会进行一定的统一，而不能一味的追求新版本，就是为了减少工具引起问题，从而提高项目进展速度。（PS：个人使用就看你自己的心情了） 工程直接使用的Example Project里的BFT那个，本篇主要对Vivado工程界面进行学习，其他的就不多说了，直接开始本篇的内容吧~ 整体界面 一个建
vivado综合时间太久怎么办
masherll的博客
04-26 4307
总结：综合时间长首先需要排除代码是否有问题，然后通过重建工程看是否可以缩减综合时间，实在不行就看xdc是否有太多无用语句并删除（为什么放最后使用，因为你删除一些set false后，下次实现会话费很多时间，并需要重新设置set false）。2、发现了xdc文件中有几万行约束语句（做了很多次迭代约束），删掉所有没有用的语句，运行综合花了16分钟，可以接受。我自己有个工程综合要花5个小时，代码没问题，但是资源使用不超过50%，就离谱。1、重建工程，没有，综合还是要花5个多小时;
xilinx的vivado工具综合一直转圈圈，卡死后如何解决？
小灰灰的FPGA的博客
12-20 4324
vivado业界内好用的EDA工具,也会出现各种各样的bug，莫名其妙，验证影响开发工作。在综合过程中，出现综合一直转圈圈，时间过去很久竟然还在synth综合。也就是图中的bug。从11点31开始synth，结果发现过去4分钟，还是一直转圈圈，此时卡死后，需要采用一定的方法进行解决。很多人尝试关闭工程，重新打开，仍然是这个bug，甚至有的人重新建工程，重装vivado软件，耗时又耗费精力。个人看法是在PC的缓存重新开辟内存，跑vivado的综合布线策略，其实就是完全摆脱以前的综合布线生成bit的路径。
vivado debug时候一直running，进不去main函数
最新发布
lbj_2222的博客
04-25 129
遇到这个情况时，发现vivado中的zynq核的ddr配置不正确，重新配置后，可以正常使用。
VIVADO 综合优化掉模块或者综合太长的原因
aaa23d1的博客
11-09 6761
VIVADO 综合优化掉模块或者综合太长的原因
vivado hls 综合时间过长可能的原因之一
qq_41948819的博客
06-20 6088
最近在学习用vivado hls做图像处理，在卷积，膨胀等操作时往往会用到Linebuffer和windows来做几行图像的缓存。但是如果windows设置的过大就会导致综合时间过长，我设置的是12*188就综合了两小时没通过，所以说图像缓存还是要用Linebuffer。 目前分析是window的directive：#pragma HLS ARRAY_PARTITION variable=...
关于vivado18.3工程分析综合长时间无进度
m0_62969668的博客
10-30 1565
在原来工程改了一下代码，重新综合时，发现进度条一直为0，对代码进行还原后还是不行，查看log窗口的进度信息，是空白的，把分析综合取消，重新综合问题还是没解决，发现电脑上已关闭360杀毒软件，把电脑重启后，重新打开vivado18.3,问题解决，综合正常。
vivado出现编译失败以及长时间route不结束问题解决
热门推荐
timewh的专栏
04-25 1万+
vivado有时工程用着用着出现莫名的长时route不停止也不报错问题，本来最多需要一个小时的工程数个小时也没有结果，这个时候可以尝试新建一个工程把原设计（.bd/.v）文件（说明）、约束文件（.xdc）拷贝过来重新编译即可。这个问题我在vivado2018.3版本遇到多次，通过新建工程的方法可以完成bit生成说明工程本身并没有问题，而是软件自身存在bug。 这个方法同样可以用来解决一些...
vivado synthesis 一直卡在running synth_design
04-03
### Vivado Synthesis 阶段卡在 Running Synth_design 的解决方案 当 Vivado 在合成阶段卡在 `Running synth_design` 时，可能是由于多种原因引起的。以下是可能的原因分析以及对应的解决方法： #### 可能原因及...
tb文件 vivado_FPGA设计流程与Vivado的基础使用
weixin_39873456的博客
12-20 1727
这里我们以8-bit 的LFSR(线性反馈移位寄存器)做一个流水灯为例，介绍Vivado的基本使用。Vivado的基本使用过程大致如下：一. 选则器件建立工程(或者是打开之前的工程)二. 添加电路设计描述Verilog文件三. 查看Schematic。四. 添加TB文件，做功能仿真。五. 添加约束文件，Synthesis(综合)。六. Implementation(实现)并生成Bit文件。七. 生...
Vivado调试记录
Arist.
02-25 1674
文章目录1. 如何SDK和ILA联合调试2. 插入自定义IP时出现双下划线错误3. 无法正确插入IP 1. 如何SDK和ILA联合调试 SDK与ILA联合调试一定要在SDK下将比特流下载到FPGA中，而不要在vivado中下载比特流。Xilinx官方给出的解释是：由于使用PS端的时钟来接入ILA，所以要先在SDK中将比特流进行下载。 在SDK中进入debug模式，在首个断点处，在Vivado中连接目标板，此时将会进入硬件调试界面，如果没有就点击一下refresh device 2. 插入自定义IP时出现
vivado的WNS
03-31
# Example of running detailed timing analysis in TCL console within Vivado environment. set_param synth.vivado.isSynthRun true; opt_design; place_design; route_design; report_timing_summary -delay_...
Vivado跑implementation过程中卡死在opt_design
qq_46284844的博客
02-17 7565
Vivado进行implementation过程中卡死在opt_design
Vivado生成bitstream被挂起在 running multiple block runs
liuhandd的博客
03-17 5179
问题经过 前段时间在电脑里面下载了两个版本的vivado,2016.4与2018.3。后来只要运行有block design的工程就会被挂起在running multiple block runs ,运行简单的RTL程序就会被挂起在synthesis. 查看后台，发现CPU占用率很低，想到应该是杀毒软件拦截了。 解决方式 1.彻底关闭windows 安全管家 ...
关于Windows vivado综合卡死的问题
weixin_41887299的博客
06-02 8756
在综合一个比较简单的工程时发现，在做了些许改动之后（添加了ila），发现综合长时间卡死在第一步（running synth_design）
【vivado】优化时序， 跑多轮place_design，phys_opt_design
oldmoney
01-17 1020
【代码】【vivado】优化时序， 跑多轮place_design，phys_opt_design。
Vivado综合的教训
I_LOVE_MCU的博客
04-30 7033
这里写自定义目录标题前记综合后的资源利用率synth_1_synth_report_utilization_0[Common 17-1649][Place 30-494] The design is empty 前记 很长时间以来，我写的工程都是小规模的，综合时间大约5min以内（r7000p 2021），这次综合的时间是20min中，这是史无前例的，虽然我知道，综合时间这么长是因为我的HDL有问题。但是， 这个过程值得记录，用来后续的查阅。 综合后的资源利用率 synth_1_synth_report_
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