1.首先,不要怀疑综合工具,大概率自己写的代码有问题。
2.直接进入正题,在综合后的原理图中模块被综合优化掉了,附图如下:
可以看到,图中的输入信号没有接到模块内部。
3.解决方法
(1)从例化入手,看例化信号有没有定义正确,例化端口正确不。
(2)从代码入手,看看有没有多元驱动,博主的问题就是多元驱动造成的。此问题可以从critical waring中看到提示。附图如下:
(3)还可以看RTL原理图,出现多元驱动时,可以看到有的信号接地或者接电源了,变成一个0或1的常量。
Note:
之前博主综合太长的原因也是多元驱动造成的,应规范代码写法。