Verilog基本语法

延时脉冲个数
#10；
//基本计算
module test
(
Clk,
Rst_n,
cnt
);

input Clk;
input Rst_n;
output[3:0] cnt;
initial cnt = 0;
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
cnt<=0;
else if(cnt==10)
cnt<=0;
else
cnt<=cnt + 1’b1;

//时序逻辑
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
led<=0;
else if(cnt==10)
led <= ~led;

assign cnt_value = cnt;
endmodule

//按键

verilog模块的三大架构：计数器结构，状态机结构，FIFO结构。几乎所有的模块都可以应用以上三种架构进行设计，不同的架构设计步骤不同。
1：计数器架构
定义：以计数器作为模块的主体结构
特点：先将计数器设计好，再以计数器为框架，其余信号与之对齐。
应用场合：串口，VGA等接口。
2：状态机架构
定义：以状态机作为模块的主题结构，根据需求以计数器为其状态转移条件。
设计特点：先将状态机设计好，再以状态机为框架，其余信号根据不同状态产生。
应用场合：SPI接口，SDRAM等。
3.FIFO架构
定义：以FIFO读，写时钟分离的性质，使用FIFO作为模块间数据传输的缓存。
设计特点：先选择好FIFO类型并确定其宽度和深度，再设计读侧信号和写侧信号。
应用场合：数据跨时钟域传输等。

加法器电路复杂度大于选择器电路。

锁存器是latch,电平敏感(CLK高的时候)输入输出透明。Latch易传播毛刺，且难分析时许，因此仅仅用于异步电路和低功耗电路，除此之外，禁止出现Latch。
防止Latch的措施：
1使用完备的if else语句。
2为每个输入条件设置输出操作，为case语句设置default。