FPGA自学之路3（计数器or5分频器（奇分频））

最新推荐文章于 2023-11-01 06:00:56 发布
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先看框图

下面是分频方式的波形图

下面是降频，添加特征值的方法

 下面是verilog代码，注释里面的是第一种分频方式的代码，比较麻烦。注释外面是第二种降频方式的代码

module  divider_five
(
    input   wire    sys_clk,
    input   wire    sys_rst_n,
    output  reg    clk_flag

);

reg     [2:0]cnt;
//reg          clk_1;
//reg          clk_2;

always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 0)
        cnt <= 3'd0;
    else    if(cnt == 3'd4)
        cnt <= 3'd0;
    else
        cnt <= cnt + 1'd1;


/*always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rs
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04-17 773
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分频（偶分频、奇分频、小数分频）
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05-16 704
偶分频 直接在一半时候翻转 module divider_even( input clk, input rst_n, input [7:0] div,//分频系数 output reg clk_div ); reg [7:0] cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt<=0; else if(cnt==div-1) cnt<=0; else cnt<=cnt+1; en
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