FPGA自学之路13(pll锁相环ip核)

最新推荐文章于 2024-06-01 13:58:37 发布
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pll锁相环ip核可以理解成一个封好的黑盒，通入基础时钟信号，可以输出各种时钟信号，可以实现任意分频，相位，调整占空比的功能。这里pll锁相环输出的时钟信号是要经过全局时钟网络的，是不存在延时的。

下面划线处是进入ip核创建，赋值，编辑的地方。

 这边选择第一个创建一个ip核

 搜索pll，选择io口下面那个ALTPLL。右上角是选择所属芯片和语言，以及ip核存放位置，这边建议专门新建一个ip核文件夹用来存放。

 然后进入填写参数界面，总共5大块，第一处划线是你芯片的速度等级，第二处是输入的基础时钟信号频率，再下面是选择模式，有好几种芯片手册上都有详细介绍，这边选择nomal模式。然后下一步

 这里勾选locked信号，高电平开始工作，低电平pll锁相环不输出信号。上面还有复位信号are

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木每花鹿
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