FPGA自学之路2（计数器or6分频器（偶分频））

已于 2022-10-21 19:17:19 修改
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文章标签： fpga开发
于 2022-10-20 16:00:07 首次发布
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本文介绍了在FPGA开发中遇到的modelsim报错问题，强调了代码模块名和文件名一致的重要性。接着，探讨了如何调整modelsim波形图的时间间隔，并展示了设置波形图数字进制的方法。文章通过一个计数器设计实例，旨在实现1s内LED灯前半秒亮、后半秒灭的效果。作者提供了verilog代码和测试 bench（tb）文件，讨论了6分频器的两种实现方式：普通分频和降频。最后指出，高速应用中，降频方式更优，因为它能保持原始时钟信号的脉宽特性。
摘要由CSDN通过智能技术生成

先说一个今天碰到的modelsim报错

 原因在于代码模块名和文件名不一致，改成一致就不报错了

 下面是modelsim波形图时间间隔调整，时间间隔，一般调成ns

 

 下图是设置波形图数字进制，b是二进制，d是十进制，h是十六进制

下图左边红线是加黄色辅助线或者减少辅助线，右边红线是辅助线对准下一个上升沿或者下降沿

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