四、RISC-V SoC内核注解——除法（试商法）代码讲解

inyriscv这个SoC工程的内核cpu部分，采用经典的三级流水线结构进行设计，即大家所熟知的：取值—>译码—>执行三级流水线。

另外，在最后一个章节中会上传额外添加详细注释的工程代码，完全开源，如有需要可自行下载。

上一篇博文中注释了执行模块，现在来介绍执行模块中的除法模块：

这个软核内部的除法单元是在div.v文件中实现。采用试商法来实现除法运算，试商法的计算过程如下：

注意要点：

1.每次除法运算至少需要33个时钟周期才能完成，用状态机来实现；

2.主要需要判断并执行的指令有4种类：

wire op_div = (op_r == `INST_DIV); //有符号除法，结果为商
wire op_divu = (op_r == `INST_DIVU);//无符号除法，结果为商
wire op_rem = (op_r == `INST_REM);//有符号余数
wire op_remu = (op_r == `INST_REMU);//无符号余数

3.在对有符号数据的运算过程中，会对负数的补码进行取反加一的操作。取反加一的目的显而易见：它其实就是为了将所有的负数，转换成正数来计算（因为负数的补码形式有符号位，所有不能直接计算），最后计算出来的结果也一定是正数。最后再根据除数和被除数的符号，对商进行操作（即是否取反加一）。

具体如下（乘法同理）：

  4.在IC设计阶段给reg型变量或wire型变量进行赋值和计算器存储数据的时候，都是以补码的形式进行的。