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FPGA学习心得及代码分享
FPGAeer
这个作者很懒,什么都没留下…
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FPGA读写操作24lc64
FPGA读写操作常用的EEPROM芯片24lc64速度250k,刚好400个时钟周期,容易计数。代码如下:`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 2020/07/25 09:21:01// Design Name:// Module Name:原创 2020-08-15 18:12:10 · 2055 阅读 · 3 评论 -
Vivado联合modelsim仿真时modelsim进行异步FIFO仿真
Vivado联合modelsim仿真时modelsim进行异步FIFO仿真1.生成fifo IP核如图所示,8位数据输入,深度1024,8位数据输出2.编写testbench代码,进行仿真测试程序如下module fifo_test_tb;reg Rst;reg Clk_wr;reg Wr_en;reg [7:0] Data_in;reg Clk_rd;reg Rd_en;wire [7:原创 2020-08-08 16:06:01 · 831 阅读 · 1 评论 -
ASK信号的滤波解调
vivado 与modelsim联合进行ASK信号的滤波解调求得了外包络。可以下载参考工程链接:https://pan.baidu.com/s/1fZW6svSUoAeCoxpZHtBI9w提取码:1234原创 2020-07-14 18:45:01 · 688 阅读 · 1 评论 -
vivado fir 滤波器IP仿真
vivado fir 滤波器IP仿真vivado与modelsim进行fir滤波器仿真vivado与modelsim进行fir滤波器仿真vivado2017.4与modelsim se10.5进行联合仿真,验证了fir滤波器的ip。仿真结果如下图,由两个dds模块分别生成一个4M和一个5M的信号,再由一个乘法器模块进行混频,混频后生成一个1M和一个9M的信号,用fir模块进行滤波,滤掉2M以上高频信号,剩下最终1M信号,结果如图。工程链接如下:提取码1234链接: link.图片: ![Alt]原创 2020-07-14 17:27:28 · 1036 阅读 · 2 评论