weixin_42306014的博客

时序约束（三）前两节主要了解了一下时序分析和时序约束的概念以及根据自己在项目中遇到的时序问题，时序约束和不约束所产生的现象。这一节主要通过vivado工具通过工程实践来看一下时序的细节，同时建立对FPGA底层器件的认识。想用一个比较生活化的例子来理解时序的问题，思考了好长时间，终于找到一个，如下：小亮是公司雇员，每天在小区门口搭乘公交上班，假如小亮要想上班不迟到，他就必须从家里出发走到公交站牌时，公交车正好停在那里（公交停留一分钟），并且上车。若果小亮走到公交站牌时，车还没来，或者车已经走了，小亮都会上

时序约束（二）上一篇对时序约束原理做了概述，网上也有讲的比较清楚的，或者网上小梅哥和尤凯元老师得视频都讲的很不错，这里主要是讲一下原理概述，重点是做一些实例演练，或者自己目前手头的项目遇到的情况。目前手头的项目是高速的AD数据采集，300M的采样时钟，DDR的数据传输模式，也就是说时钟周期3.33ns,上下沿采样，相当于时钟周期只有1.667ns，这里不进行正确的时序约束，很可能无法正常的采集数据。这里我们先看看没有正确的约束，或者没有约束情况下数据采集的情况。如下图：1.时序未约束或错误约束情况下，

FPGA设计过程中的时序部分在低速系统下可能涉及的比较少，甚至在某些情况下可以不进行约束，但是在高速系统下时序分析与时序约束则比较重要。时序分析与时序约束直接影响系统所能运行的频率以及稳定性，而FPGA的优势之一就是并行与高速，所以搞明白时序分析与时序约束是掌握FPGA的必备技能。这个版块主要是学习时序理论内容的笔记，更重的是要在K7平台上以300M时钟进行高速AD数据采集，并且数据是以DDR形式进行传输的，涉及了较多的内容，所以分多个章节进行学习。以下内容中可能会有错误与不足，希望大家能够指正。先讲几个