SystemVerilog语法基础——1二进制

前言

视频语法学习：B站链接
笔记原地址：https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/blob/syntax/syntax/1bits/bits.md网络不好，可能打不开。

一、二进制

数字电路中，万物皆为二进制

二、常量

由位宽+进制+数值组成，位宽始终是2进制的位宽。

1'b1
1'b0
16'habcd
4'd10

三、变量

logic a;//1位2进制的数
logic [3:0]b;//1个向量
logic [31:0][31:0]c;//2维向量，32位*32位的向量

四、组合/位绑定

{a, 1'b1}//2位的向量，高位是a，低位是1
{a, b}//1位2进制的数和一个1维向量的组合，代表5位2进制变量
{16{1'b1}}//位复制，16位都是1的二进制
{a, {16{b}}}//16位*4+1=65位的向量

伍、举例

电路输入可以赋值常量，电路输出不可以赋给常量。所以两个电路生成的信号为{c,e}，是一个向量。