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数字验证
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SV验证,路科笔记
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怕什么真理无穷,进一寸有一寸的欢喜
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UVM实战——02构建一个简单的UVM平台_1 UVM平台中的关键组件
UVM基础原创 2022-08-10 22:49:07 · 1215 阅读 · 2 评论 -
UVM实战——01基本概念_3 典型的UVM验证平台
UVM基础原创 2022-08-10 21:33:43 · 401 阅读 · 0 评论 -
UVM实战——01基本概念_2 什么是UVM?
UVM基础原创 2022-08-10 21:14:05 · 735 阅读 · 0 评论 -
UVM实战——01基本概念_1 芯片验证和验证计划
UVM基础原创 2022-08-10 20:45:07 · 547 阅读 · 0 评论 -
SystemVerilog语法基础——10高级语法(4):抽象接口interface
高级语法(4):抽象接口interface前言抽象接口interface前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。抽象接口interface电路图清晰地标明了元件的每位输入是从哪个元件的输出得到的,而元件例化语句无法做到这一点:元件例化语句不标出信号是作为输入还是输出信号相关模块的例化代码可能隔了很远同时,模块接口部分的代码,在语转载 2022-04-20 16:29:29 · 380 阅读 · 1 评论 -
SystemVerilog语法基础——9高级语法(3):预编译命令
高级语法(1):typedef前言1 typedef基础2 struct前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。数字电路中,万物皆为二进制。类型同一为logic,符合这一规律。但这对程序员,可能不太友好。需要管理变量的位数同一位数的信号,可能意义完全不同对此,引入自定义类型语法typedef。1 typedef基础基本格式为:t转载 2022-04-20 16:06:43 · 1241 阅读 · 0 评论 -
SystemVerilog语法基础——8高级语法(2):parameter
高级语法(1):typedef前言1 typedef基础2 struct前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。数字电路中,万物皆为二进制。类型同一为logic,符合这一规律。但这对程序员,可能不太友好。需要管理变量的位数同一位数的信号,可能意义完全不同对此,引入自定义类型语法typedef。1 typedef基础基本格式为:t转载 2022-04-20 15:51:54 · 3768 阅读 · 0 评论 -
SystemVerilog语法基础——7高级语法(1):typedef、struct、enum、union
高级语法(1):typedef前言1 typedef基础2 struct3 enum4 union前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。数字电路中,万物皆为二进制。类型统一为logic,符合这一规律。但这对程序员,可能不太友好。需要管理变量的位数同一位数的信号,可能意义完全不同(1010可能是格雷码/正常数值)对此,引入自定义转载 2022-04-20 15:13:24 · 3660 阅读 · 2 评论 -
SystemVerilog语法基础——6电路语句(四):always_ff
电路语句(四):always_ff前言一、always_ff二、组合逻辑 & 时序逻辑前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。一、always_ffalways_ff用于描述触发器。//下面代码是D触发器always_ff @(posedge clk,negedge resetn) begin if (~resetn)转载 2022-04-20 14:20:18 · 4806 阅读 · 0 评论 -
SystemVerilog语法基础——5电路语句(三):always_comb
电路语句(三):always_comb前言一、always_comb二、always_comb中的控制语句:caseunique case(独特)priority case(优先级)三、always_comb中的控制语句:if和foriffor前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。一、always_combalways_comb用于描述转载 2022-04-20 14:02:48 · 10726 阅读 · 0 评论 -
SystemVerilog语法基础——4电路语句(二):元件例化语句
电路语句(二):元件例化语句前言一、模块声明二、电路语句:元件例化前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。需求:层次化设计、功能区分代码复用黑盒一、模块声明verilog语法module adder ( // inputs and outputs declaration input logic [3:0] a, b转载 2022-04-20 11:22:54 · 1850 阅读 · 0 评论 -
SystemVerilog语法基础——3电路语句(一):assign
电路语句(一):assign前言电路代码前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。电路代码电路代码包括以下几部分:二进制信号声明数字元件 (元件可以是&,|,~,^ 门;可以是触发器,或者已经封装好的电路元器件 )电路连接assign语句是一种电路语句,可以描述一部分电路,这些电路的的作用是运算符的功能。assign语转载 2022-04-20 10:57:32 · 2632 阅读 · 0 评论 -
SystemVerilog语法基础——2运算符
运算符前言一、基本运算符二、缩位运算符三、赋值语句四、电路语句(To be continued)前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/tree/syntax/syntax网络不好,可能打不开。运算符分为两种,一种是基本运算符,一种是缩位运算符。一、基本运算符基本运算符,同C语言一样。[x-1:0]是x位的向量。&,|,~,^ 都是两个x位的向量运算,结果也是一个x位的向量。转载 2022-04-20 10:41:55 · 2577 阅读 · 0 评论 -
SystemVerilog语法基础——1二进制
二进制前言一、二进制二、常量三、变量四、组合/位绑定伍、举例前言视频语法学习:B站链接笔记原地址:https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/blob/syntax/syntax/1bits/bits.md网络不好,可能打不开。一、二进制数字电路中,万物皆为二进制二、常量由位宽+进制+数值组成,位宽始终是2进制的位宽。1'b11'b016'habcd4'd10三、变量logic a;//1位2进制的数logic [3转载 2022-04-20 10:04:32 · 956 阅读 · 0 评论 -
riscv-gnu-toolchain工具链下载安装(unbentu)
riscv-gnu-toolchain工具链下载安装一、安装依赖二、下载riscv-gnu-toolchain三、编译安装riscv-gnu-toolchain四、添加环境变量五、测试安装是否成功一、安装依赖sudo apt-get install autoconf automake autotools-dev curl libmpc-dev libmpfr-dev libgmp-dev gawk build-essential bison flex texinfo gperf libtool patc原创 2022-04-10 23:00:18 · 4072 阅读 · 2 评论