vivado xdc约束基础知识12：VIVADO时序分析练习（synthesis及implementation时序优化策略选择）

在xdc中增加时钟约束

create_clock -period 10.000 -name clk_100 -waveform {0.000 5.000}   [get_ports i_clk_100]
create_clock -period 5.000   -name clk_200 -waveform {0.000 2.500}   [get_ports i_clk_200]

 

 

来自：https://blog.csdn.net/chinkwoyu/article/details/80262288

 

时序分析在FPGA设计中是分析工程很重要的手段，时序分析的原理和相关的公式小编在这里不再介绍，这篇文章是小编在练习VIVADO软件时序分析的笔记，小编这里使用的是18.1版本的VIVADO。 
这次的练习选择的是ZYNQ的芯片，原本工程是工作在100MHz的时钟，但是作为练习，我们可以把时钟调到一个极限的程度来进行优化。 
首先，打开一个工程，更改一下时钟频率，使得工程能够有一些时序问题，我们再通过时序分析的方法对它进行优化。我们这里把原本的100M时钟改成了200M时钟，具体步骤如下： 
- 一：更改时钟之后进行综合，并打开timing analysis 

- 二：通过report clock可以查看全局时钟树的情况