![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
数字时序
文章平均质量分 53
XY_Change
流水不争先,争滔滔不绝。
展开
-
XILLINX时序约束命令解析&Anlogic例子说明
TCL时序XDC命令解释&安路时序分析简要原创 2023-01-05 17:26:20 · 1251 阅读 · 2 评论 -
对建立时间与保持时间理解的再一次阐述
看了不少时序分析的一些文章,觉得建立时间很好理解,不过没深刻明白那个保持时间的意义是什么,终于搞懂了,觉得学习要不能只拘泥于定义,不理解所以然,所以要追本溯源,结构联系定义,明白深意。在之前的博客有讲到FPGA内部D触发器的结构是下图这样的以前的理解:建立时间是采样时钟的采样边沿来临之前,被采样数据要持续的时间。那么FPGA内部由非阻塞赋值综合出的D触发器是主从俩级锁存器构成的,我想,既然建立时间满足条件了,那么时钟的上升沿(假设采样边沿是上升沿)到来了,那么主断从有效,数据就能稳定到Q端啦,为什么原创 2021-07-23 17:03:24 · 1552 阅读 · 1 评论 -
跨时钟域处理笔记
1. 时钟域假如设计中所有的触发器都使用一个全局网络,比如FPGA的主时钟输入,那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟,如下图所示,一个时钟给接口1使用,另一给接口2使用,那么我们说这个设计中有两个时钟域。2. 亚稳态触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口,如果触发器的数据输入端口上数据在这个时间窗口内发生变化(或者数据更新),那么就会产生时序违规。存在这个时序违规是因为建立时间要求和保持时间要求被违反了,此时触发器内部的一个节点(或者要输出到外部的节点)可能原创 2021-07-22 15:37:12 · 326 阅读 · 4 评论 -
verilog综合
1 case语句或if语句中对变量赋值不完整2 当条件操作符(? : )以反馈的形式实现时3 对于always语句内部定义的局部变量,如果也是在不完整的条件分支(if或者case)语句中赋值,也会综合出锁存器4 如果一个局部变量在同一个条件分支中,先被赋值,然后马上被引用,那么就不会为此局部变量综合出锁存器always @ ( latch or din )beginreg temp;if( latch )begintemp = din;dout = temp;endenden原创 2021-05-26 09:03:59 · 1626 阅读 · 0 评论 -
dds
https://blog.csdn.net/u014586651/article/details/88830115?utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromMachineLearnPai2%7Edefault-1.control&dist_request_id=1619759528043_43897&depth_1-utm_source=distribute.pc_releva原创 2021-05-08 17:33:29 · 74 阅读 · 0 评论 -
VIH与VIL测试
在电子学中,施密特触发器(英语:Schmitt trigger)是包含正反馈的比较器电路。对于标准施密特触发器,当输入电压高于正向阈值电压,输出为高;当输入电压低于负向阈值电压,输出为低;当输入在正负向阈值电压之间,输出不改变,也就是说输出由高电准位翻转为低电准位,或是由低电准位翻转为高电准位时所对应的阈值电压是不同的。只有当输入电压发生足够的变化时,输出才会变化,因此将这种元件命名为触发器。这种双阈值动作被称为迟滞现象,表明施密特触发器有记忆性。从本质上来说,施密特触发器是一种双稳态多谐振荡器。施密特原创 2021-05-08 13:11:07 · 4708 阅读 · 0 评论 -
MOS
总之,nMOS晶体管有三种工作模式。如果Vgs< Vt,晶体管截止(关断)。如果Vgs> Vt,晶体管导通。如果Vds很小,晶体管充当线性电阻,其中电流与Vds成比例。如果Vgs> Vt且Vds较大,晶体管充当电流源,其中电流变得独立于Vds。图2.4中的pMOS晶体管的工作方式正好相反。n型体连接到高电位,因此p型源极和漏极的结通常是反向偏置的。当栅极也处于高电位时,漏极和源极之间没有电流流动。当栅极电压降低阈值Vt时,空穴被吸引,在栅极正下方形成p型沟道,允许电流在漏极和源极之间.原创 2021-04-25 19:25:08 · 970 阅读 · 0 评论 -
Latches、DF-F、寄存器
由一个双输入多路复用器和两个反相器构成的D锁存器如图1.31(a)所示。多路复用器可以由一对传输门构成,如图1.31(b)所示,因为反相器正在恢复。该锁存器还产生一个互补输出,即Q。当CLK = 1时,该锁存器是透明的,D流向Q(图1.31©)。当CLK降至0时,闩锁变得不透明。逆变器对周围的反馈路径被建立(图1.31(d)),以无限期地保持Q的当前状态。D锁存器也称为电平敏感锁存器,因为输出状态取决于时钟信号的电平,如图1.31(e)所示。所示的锁存器是一个正电平敏感锁存器,由图1.31(f)中的符号表示原创 2021-04-25 15:15:35 · 845 阅读 · 0 评论 -
MGT高速收发器
https://www.sohu.com/a/258647991_781333https://blog.csdn.net/woshiyuzhoushizhe/article/details/89439509多重相位数据提取电路:原创 2021-04-23 10:13:47 · 619 阅读 · 0 评论 -
LDO计算公式
Vref = 1.224 V typ原创 2020-12-31 15:23:59 · 2670 阅读 · 1 评论 -
时序分析-由D触发器结构来理解Tsu、Th
FPGA逻辑单元内的D触发器(D-FF)是一种在时钟的上升沿(或下降沿)将输入信号的变化传送至输出的边沿触发器。数字电子技术基础-闫石(第五版)边沿D触发器内部结构见下图:而FPGA原理与结构(日)一书中,内部结构较之上图多了俩反相器:由传输门和俩个反相器组成一个循环电路(锁存器),再由前后两级锁存器按主从结构链接而成。这里的传输门起开关作用,随着CLK的状态变化切换开关。只看输出的话,前级锁存器的值会随着时钟输入的变化井然有序地传入后级锁存器。为了防止时钟信号变化时输入信号发生冒险,从而使稳定.原创 2020-09-22 03:03:22 · 3339 阅读 · 4 评论 -
时序分析——查看quartus软件时序报告小总结
TTA下的clocks的报告说的是当前工程各个时钟信号的属性。这些是软件自动分析出来的工程中的一些时钟属性的信号。即有些信号不是预想的时钟信号,而是像时钟一样老是翻转,被认为是时钟的信号。如果某个被认为是时钟的信号没相关的频率周期定义,软件会自动将其按照1000M的频率来进行分析。clk信号,Fmax=149.77MHz,指的是当前设计中,由clk信号驱动的寄存器,在clk频率为149.77MHz的时候,刚好还能正常工作。SDC文件作用:编译器用来优化设计。create clock(约束):cr原创 2020-09-18 16:31:25 · 4480 阅读 · 0 评论 -
时序约束——相关基础概念
时序路径典型的时序路径有4类:建立保持时间典型的时序模型如下图所示,一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径,也可以表示为触发器+组合逻辑+触发器的模型。Tclk ≥ Tco + Tlogic + Trouting + Tsetup - Tskew其中,Tco为发端寄存器时钟到输出时间;Tlogic为组合逻辑延迟;Trouting为两级寄存器之间的布线延迟;Tsetup为收端寄存器建立时间;Tskew为两级寄存器的时钟歪斜,其值等于时钟同边沿到达两个寄存器时钟端口的时间差;T原创 2020-09-17 13:06:39 · 3998 阅读 · 0 评论