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FPGA IP核
XY_Change
流水不争先,争滔滔不绝。
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三段式状态机
状态机原创 2022-07-28 10:07:34 · 4205 阅读 · 0 评论 -
7系列FPGA的一些资源相关资料
高速传输信号时大多会用到SERDES,所以记录一些不错的博文以及使用过程中的总结等预加重:https://blog.csdn.net/qq_41754003/article/details/109756438原创 2021-09-08 14:54:12 · 217 阅读 · 0 评论 -
AXI外设IP的AXI-lite代码阅读记录
AXI lite 总线源码时碰见未见过的运算符,所以搜索记录下“+:”、"-:"语法运算符,运用在多位的变量中,如下:slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8];"+:"变量[起始地址 +: 数据位宽]等价于变量[(起始地址+数据位宽-1):起始地址]data[0 +: 8] //等价于--> data[7:0]data[15 +: 2] //等价于--> data[16:15]"-原创 2021-08-09 15:17:51 · 863 阅读 · 0 评论 -
rapid IO core例程代码的疑问与解释
一、current_size[7:3]給number_of_data_beats(srio_request_gen_srio_gen2_0模块)HELLO格式的包中Size域的值等于传输的字节的总数减1,Size域的有效值范围为0255,对应于实际传输的字节数量1256。HELLO格式中的size和address域必须对应于RapidIO包中有效的size,address和wdptr域,所以HELLO格式的size和address字段的值存在一些限制条件。RapidIO核不能把Size域中的非法值修正为实原创 2021-06-30 17:45:45 · 333 阅读 · 1 评论 -
verilog综合
1 case语句或if语句中对变量赋值不完整2 当条件操作符(? : )以反馈的形式实现时3 对于always语句内部定义的局部变量,如果也是在不完整的条件分支(if或者case)语句中赋值,也会综合出锁存器4 如果一个局部变量在同一个条件分支中,先被赋值,然后马上被引用,那么就不会为此局部变量综合出锁存器always @ ( latch or din )beginreg temp;if( latch )begintemp = din;dout = temp;endenden原创 2021-05-26 09:03:59 · 1626 阅读 · 0 评论 -
查找表DDS结构
xillinx的DDS IP,pinc(相位增量)是可编程的,步长值就是正弦的相位步长,当步长变大,虽然是固定的系统时钟,输出的正弦波形频率也就发生了变化,那么我一开始觉得是当步长变大,输出的即便是频率变快,也不能输出平滑的正弦曲线,想多了,因为根据信号处理知识,只要一个周期内取大于俩个点,后面接上选频滤波器就能完整还原正弦曲线。...原创 2021-05-12 09:35:33 · 492 阅读 · 0 评论 -
dds
https://blog.csdn.net/u014586651/article/details/88830115?utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromMachineLearnPai2%7Edefault-1.control&dist_request_id=1619759528043_43897&depth_1-utm_source=distribute.pc_releva原创 2021-05-08 17:33:29 · 74 阅读 · 0 评论 -
vivado原语
https://blog.csdn.net/reborn_lee/article/details/81557667原创 2021-05-08 13:48:12 · 1894 阅读 · 0 评论 -
MGT高速收发器
https://www.sohu.com/a/258647991_781333https://blog.csdn.net/woshiyuzhoushizhe/article/details/89439509多重相位数据提取电路:原创 2021-04-23 10:13:47 · 619 阅读 · 0 评论 -
FPGA时序约束前提----------了解fpga内部结构
约束-------------------->时钟FPGA内部可编程逻辑块结构:1、只用LUT:实现组合逻辑;2、只用D触发器:实现单纯打拍;3、LUT与DFF都用:实现时序逻辑;原创 2021-04-06 11:11:12 · 126 阅读 · 0 评论 -
X1305_Figure
20201217chip_rst_n没有spi_sel默认拉高,为波控模式chip拉高,代表130位往芯片送数据,其实只用了四个通道有脉宽保护功能,所以切换发射态前需要关闭脉宽保护此版程序可以自检和写功能寄存器,通过指针的模式module io_sync( input clk , input sig_in , output reg sig_out );//-----------原创 2020-12-22 16:06:19 · 131 阅读 · 0 评论 -
UART_CORE
UART_RX_CORE//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// Module Name: UART_...原创 2020-03-24 09:45:58 · 215 阅读 · 0 评论 -
串口Uart code
串口接收模块代码module UART_RX_CORE( input clk, //主时钟 input rst_n, //复位信号,低电平时有效,系统不工作 input rx_pin_in, //读输入信号 input rx_en, //读模块使能信号,为1时,读模块工作 output reg rx_done, //帧数据结束信号,为1时表...原创 2019-08-12 16:54:46 · 383 阅读 · 0 评论 -
基于FPGA的除法器设计
用FPGA写代码时候,尽量不用“/”,因为其占用大量逻辑资源。所以有必要来设计一款除法器,使其不占用那么多逻辑资源,并且所用时钟数能够满足约束要求。(减弱空间复杂度、增加时间复杂度,并且满足时间约束)。计算机内部乘除法原理众所周知,计算机所能完成的基本元操作是:+(-),左移,右移等指令。乘法实现计算机中用二进制进行计数,例如8(D) = 1000(B)。任何一个数均可以表示为下式:所...原创 2019-07-15 16:50:52 · 6788 阅读 · 0 评论 -
FPGA-存储IP核FIFO、单口RAM、双口RAM概述
非原创,参考了IC小鸽*、bleauchat等俩位博主。*一、FIFO与RAM区别:FIFO:先入先出,顺序存储。RAM:数据的读写顺序由用户代码决定,可以从任意写(读)地址开始进行写入(读取)数据。二、FIFO与RAM联系:规模较大的FIFO一般都是用RAM实现的(规模特别小的FIFO才会使用寄存器实现)。如图所示,双端口RAM作为存储模块,加上外部逻辑结构组成了一个异步FIFO。...原创 2019-03-26 22:39:44 · 6734 阅读 · 1 评论