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Vivado
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XY_Change
流水不争先,争滔滔不绝。
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XILLINX时序约束命令解析&Anlogic例子说明
TCL时序XDC命令解释&安路时序分析简要原创 2023-01-05 17:26:20 · 1251 阅读 · 2 评论 -
Xillinx文档索引
赛灵思文档索引原创 2022-12-28 17:38:06 · 1749 阅读 · 0 评论 -
Xillinx的设计约束阅读整理
设计约束原创 2022-12-28 11:19:29 · 1587 阅读 · 3 评论 -
三段式状态机
状态机原创 2022-07-28 10:07:34 · 4205 阅读 · 0 评论 -
WX记录模块 硬件相关
1 看门狗问题http://blog.sina.com.cn/s/blog_6bd4f1170102wwfa.htmlhttps://blog.csdn.net/qq_42826337/article/details/84580737原创 2021-09-28 11:20:14 · 92 阅读 · 0 评论 -
AXI外设IP的AXI-lite代码阅读记录
AXI lite 总线源码时碰见未见过的运算符,所以搜索记录下“+:”、"-:"语法运算符,运用在多位的变量中,如下:slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8];"+:"变量[起始地址 +: 数据位宽]等价于变量[(起始地址+数据位宽-1):起始地址]data[0 +: 8] //等价于--> data[7:0]data[15 +: 2] //等价于--> data[16:15]"-原创 2021-08-09 15:17:51 · 863 阅读 · 0 评论 -
VIVADO中各文件解释
在Xilinx ISE中不同的操作都有不同的文件类型对应,例如综合、布局、布线、生成比特流等都会产生特定格式的文件,在vivado中也是一样,只不过在vivado中,文件的格式相比于ISE中更加统一。1、.dcp文件,在ise中每个过程都会产生特定格式的文件,例如.ncd, .pcf, .ngd等等,但是在vivado中,不论是综合还是布局布线都只会产生一种格式的文件,即.dcp文件,每个阶段的.dcp文件都是下一阶段的输入文件,.dcp文件实际上包含了对应阶段处理的信息,用vivado可以直接打开,Fi原创 2021-08-06 14:58:15 · 4869 阅读 · 0 评论 -
对建立时间与保持时间理解的再一次阐述
看了不少时序分析的一些文章,觉得建立时间很好理解,不过没深刻明白那个保持时间的意义是什么,终于搞懂了,觉得学习要不能只拘泥于定义,不理解所以然,所以要追本溯源,结构联系定义,明白深意。在之前的博客有讲到FPGA内部D触发器的结构是下图这样的以前的理解:建立时间是采样时钟的采样边沿来临之前,被采样数据要持续的时间。那么FPGA内部由非阻塞赋值综合出的D触发器是主从俩级锁存器构成的,我想,既然建立时间满足条件了,那么时钟的上升沿(假设采样边沿是上升沿)到来了,那么主断从有效,数据就能稳定到Q端啦,为什么原创 2021-07-23 17:03:24 · 1552 阅读 · 1 评论 -
AXI笔记
一、握手机制VALID/READY 握手机制AXI 总线共有 5 个独立的通道,分别为写地址、写数据、写回应、读地址、读数据通道。5 条通道相互独立,有一些细小的差别,但共同使用一套握手机制:VALID/READY 机制,来实现信息的传递。作为一种双向流控机制,VALID/READY 机制可以使发送接收双方都有能力控制传输速率。在握手机制中,通信双方分别扮演发送方(Source)和接收方(Destination),两者的操作(技能)并不相同。发送方置高 VALID 信号表示发送方已经将数据,地址..原创 2021-07-21 13:46:01 · 1489 阅读 · 0 评论 -
RAPID IO使用过程中的问题记录
1 当对SWRITE事件,mirror的response模块进行仿真时,发现val_treq_data[63:0]与primary里的request模块val_ireq_data[63:0]不一致,tid与size是没有的未理解文档,SWRITE是点到点传送的,在接收端,tid与size等本来就没有。...原创 2021-07-19 11:06:58 · 252 阅读 · 0 评论 -
ZYNQ架构、VIVADO介绍
FPGA是可以搭建嵌入式处理器的,像Xillinx的MicroBlaze处理器或者Altera的Nios II处理器。像这种使用FPGA的可编程逻辑资源搭建的处理器我们称之为“软核”处理器。而ZYNQ中集成的是一颗“硬核”处理器,它是 硅芯片上专用 芯片上专用 且经过 优化 的硬件的硬件电路 ,硬核处理器的优势是它可以获得相对较高的性能。另外, 另外, ZYNQ中的硬件处理器和软核处理器并不冲突,我们完全 可以 使用 PL的逻辑资源搭建一个 Microblaze软核处理器,来和 ARM硬核处理器 核处理原创 2021-07-05 14:04:39 · 912 阅读 · 0 评论 -
Verilog Code BulingBuling
always @* begin data_beat = data_beat_q; if( ireq_advance_condition && current_beat_cnt != 0 )begin data_beat = data_beat_q + 1'b1; end end always @( posedge log_clk )begin if( log_rst_q )begin data_beat_q <= 8'h00; end else begin原创 2021-07-01 16:19:56 · 98 阅读 · 0 评论 -
rapid IO core例程代码的疑问与解释
一、current_size[7:3]給number_of_data_beats(srio_request_gen_srio_gen2_0模块)HELLO格式的包中Size域的值等于传输的字节的总数减1,Size域的有效值范围为0255,对应于实际传输的字节数量1256。HELLO格式中的size和address域必须对应于RapidIO包中有效的size,address和wdptr域,所以HELLO格式的size和address字段的值存在一些限制条件。RapidIO核不能把Size域中的非法值修正为实原创 2021-06-30 17:45:45 · 333 阅读 · 1 评论 -
Vivado连不上JTAG
可能是Vivado没把JTAG驱动装上,JTAG驱动在Vivado安装目录D:\vivado2017\Vivado\2017.4\data\xicom\cable_drivers\nt64\digilent双击install_digilent.exe安装驱动,Vivado上Auto connect即可原创 2021-06-30 08:58:31 · 1859 阅读 · 0 评论