数字设计基础
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XY_Change
流水不争先,争滔滔不绝。
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三段式状态机
状态机原创 2022-07-28 10:07:34 · 4460 阅读 · 0 评论 -
对建立时间与保持时间理解的再一次阐述
看了不少时序分析的一些文章,觉得建立时间很好理解,不过没深刻明白那个保持时间的意义是什么,终于搞懂了,觉得学习要不能只拘泥于定义,不理解所以然,所以要追本溯源,结构联系定义,明白深意。在之前的博客有讲到FPGA内部D触发器的结构是下图这样的以前的理解:建立时间是采样时钟的采样边沿来临之前,被采样数据要持续的时间。那么FPGA内部由非阻塞赋值综合出的D触发器是主从俩级锁存器构成的,我想,既然建立时间满足条件了,那么时钟的上升沿(假设采样边沿是上升沿)到来了,那么主断从有效,数据就能稳定到Q端啦,为什么原创 2021-07-23 17:03:24 · 1641 阅读 · 1 评论 -
MOS
总之,nMOS晶体管有三种工作模式。如果Vgs< Vt,晶体管截止(关断)。如果Vgs> Vt,晶体管导通。如果Vds很小,晶体管充当线性电阻,其中电流与Vds成比例。如果Vgs> Vt且Vds较大,晶体管充当电流源,其中电流变得独立于Vds。图2.4中的pMOS晶体管的工作方式正好相反。n型体连接到高电位,因此p型源极和漏极的结通常是反向偏置的。当栅极也处于高电位时,漏极和源极之间没有电流流动。当栅极电压降低阈值Vt时,空穴被吸引,在栅极正下方形成p型沟道,允许电流在漏极和源极之间.原创 2021-04-25 19:25:08 · 990 阅读 · 0 评论 -
Latches、DF-F、寄存器
由一个双输入多路复用器和两个反相器构成的D锁存器如图1.31(a)所示。多路复用器可以由一对传输门构成,如图1.31(b)所示,因为反相器正在恢复。该锁存器还产生一个互补输出,即Q。当CLK = 1时,该锁存器是透明的,D流向Q(图1.31©)。当CLK降至0时,闩锁变得不透明。逆变器对周围的反馈路径被建立(图1.31(d)),以无限期地保持Q的当前状态。D锁存器也称为电平敏感锁存器,因为输出状态取决于时钟信号的电平,如图1.31(e)所示。所示的锁存器是一个正电平敏感锁存器,由图1.31(f)中的符号表示原创 2021-04-25 15:15:35 · 966 阅读 · 0 评论 -
时序分析——查看quartus软件时序报告小总结
TTA下的clocks的报告说的是当前工程各个时钟信号的属性。这些是软件自动分析出来的工程中的一些时钟属性的信号。即有些信号不是预想的时钟信号,而是像时钟一样老是翻转,被认为是时钟的信号。如果某个被认为是时钟的信号没相关的频率周期定义,软件会自动将其按照1000M的频率来进行分析。clk信号,Fmax=149.77MHz,指的是当前设计中,由clk信号驱动的寄存器,在clk频率为149.77MHz的时候,刚好还能正常工作。SDC文件作用:编译器用来优化设计。create clock(约束):cr原创 2020-09-18 16:31:25 · 4578 阅读 · 0 评论 -
数字设计基础小常识
1,Verilog是以基本的“与、或、非”等门电路来构造模块进行逻辑运算的。那如果想要进行与非运算,那可以这样Y=!(A&&b)。或者用关键字and(Y,A,B)来进行写代码,Verilog内置26个基本单元,14个门级元件,12个开关级元件,常用的也就7个:and,or,not,nand(与非),nor(或非),xor(异或),nxor(同或)。2,always @(*):是个...原创 2020-09-25 19:04:51 · 1361 阅读 · 0 评论 -
基于FPGA的除法器设计
用FPGA写代码时候,尽量不用“/”,因为其占用大量逻辑资源。所以有必要来设计一款除法器,使其不占用那么多逻辑资源,并且所用时钟数能够满足约束要求。(减弱空间复杂度、增加时间复杂度,并且满足时间约束)。计算机内部乘除法原理众所周知,计算机所能完成的基本元操作是:+(-),左移,右移等指令。乘法实现计算机中用二进制进行计数,例如8(D) = 1000(B)。任何一个数均可以表示为下式:所...原创 2019-07-15 16:50:52 · 7011 阅读 · 0 评论