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通信协议
XY_Change
流水不争先,争滔滔不绝。
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7系列FPGA的一些资源相关资料
高速传输信号时大多会用到SERDES,所以记录一些不错的博文以及使用过程中的总结等预加重:https://blog.csdn.net/qq_41754003/article/details/109756438原创 2021-09-08 14:54:12 · 217 阅读 · 0 评论 -
AXI笔记
一、握手机制VALID/READY 握手机制AXI 总线共有 5 个独立的通道,分别为写地址、写数据、写回应、读地址、读数据通道。5 条通道相互独立,有一些细小的差别,但共同使用一套握手机制:VALID/READY 机制,来实现信息的传递。作为一种双向流控机制,VALID/READY 机制可以使发送接收双方都有能力控制传输速率。在握手机制中,通信双方分别扮演发送方(Source)和接收方(Destination),两者的操作(技能)并不相同。发送方置高 VALID 信号表示发送方已经将数据,地址..原创 2021-07-21 13:46:01 · 1489 阅读 · 0 评论 -
X1305_Figure
20201217chip_rst_n没有spi_sel默认拉高,为波控模式chip拉高,代表130位往芯片送数据,其实只用了四个通道有脉宽保护功能,所以切换发射态前需要关闭脉宽保护此版程序可以自检和写功能寄存器,通过指针的模式module io_sync( input clk , input sig_in , output reg sig_out );//-----------原创 2020-12-22 16:06:19 · 131 阅读 · 0 评论 -
GR2001
要求:1 WR_EN为校准时候用,先不管;2 CLK_O可以用来高速采样用;3 AD和之前比,是16位采样。原创 2021-01-11 16:27:27 · 191 阅读 · 0 评论 -
JESD204B学习笔记——理论基础概念
JESD204B系统的整体硬件连接示意图:JESD204B协议的外部互连时钟与控制基础概念:1 Device clock(设备时钟)设备时钟是JESD204B系统里每个芯片(ADC、DAC、FPGA)的参考时钟。每个芯片的设备时钟必须同源,且每个芯片内部的帧时钟和本地多帧时钟均由设备时钟产生,这些时钟之间的倍数关系均依赖于JESD204B的不同子类(subclass)。子类0: 设备时钟、帧时钟、多帧时钟的倍数关系由芯片制造商决定。子类1: 多帧时钟周期必须是设备时钟周期的整数倍。 (我项目原创 2020-10-09 11:59:03 · 3586 阅读 · 0 评论 -
IIC协议VerilogHDL 代码
//////////////////////////////////////////////////////////////////////////////////// Module Name: IIC_CORE 模块 AT24C256,SCL为高电平期间锁存数据,所以主器件输出到ATC(写)时,要在SCL为低电平的//时候给SDA赋值,而从EEPROM读数据时,只要在SCL为高电平时...原创 2020-03-24 12:32:01 · 2949 阅读 · 3 评论 -
SPI通信协议
1、什么是SPI?SPI是串行外设接口(Serial Peripheral Interface)的缩写。是 Motorola 公司推出的一种同步串行接口技术,是一种高速的,全双工,同步的通信总线。一般传输字节是从高到低的顺序2、SPI优点支持全双工通信通信简单数据传输速率块3、缺点没有指定的流控制,没有应答机制确认是否接收到数据,所以跟IIC总线协议比较在数据可靠性上有一定的缺陷...原创 2020-03-24 10:43:23 · 501 阅读 · 0 评论 -
UART_CORE
UART_RX_CORE//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// Module Name: UART_...原创 2020-03-24 09:45:58 · 215 阅读 · 0 评论