verilog代码编写工具

1. Verilog 代码格式化工具（见附件）

http://www.pudn.com/downloads437/sourcecode/embedded/detail1846481.html

 

2. Sublime（Verilog + Verilog-Automatic 插件）

http://blog.csdn.net/david_xtd/article/details/46373419

 

3. 解释器Silos

http://blog.csdn.net/u010211892/article/details/40488669

 

4. debussy，synplify

http://blog.csdn.net/rill_zhen/article/details/7819855

 

5. Eclipse Verilog editor

http://sourceforge.net/projects/veditor/

 

6. v2html，一个读Verilog的perl脚本

 

7. SlickEdit

8.notepad++和sublime text3

https://blog.csdn.net/husipeng86/article/details/52357393

9.Vim其实一款Linux系统下常用的编辑器，在Windows下叫Gvim，由于它的高度可定制性，操作命令，使得编程者在编写代码的时候双手甚至可以不用离开键盘，只需要输入相应的命令便可以完成整个编程。可以说是程序员的最爱了。那么我这里为什么推荐使用Gvim来编写Verilog HDL呢，首先就是因为它的高度可定制性。

https://cloud.tencent.com/developer/article/1080774