一、verilog注释
Verilog有两种注释方式
第一种 //开头
第二种 /* ..... */
二、verilog关键字
三、verilog程序框架
verilog的基本设计单元是”模块“(bock)
一个模块是由两部分组成的 一部分描述接口 另一部分描述逻辑功能。
括号里面是:端口的定义 四个端口
input 输入 ab为输入信号
output输出cd为输出信号
assign 给线网类型赋值
上图表述端口定义和IO说明
可综合的模块可以综合上面的电路
不可综合的话可以做一些仿真文件
每个verilog程序包括4个主要的部分:
端口的定义、IO说明(哪些输入输出)、内部信号声明、功能定义
上述程序说明:
不指定类型默认wire类型的
counter 内部信号说明 定义了一个变量
功能定义部分有三种方法:
assign语句
always语句
例化实例元件
三种逻辑功能是并行的