第一章 新功能简介

1-1、Cyclone IV 简介
Altera 推出的 CycloneIV FPGA系列产品 灵活 价格低 与DSP功能取得平衡

型号分为：Cyclone IV E 和Cyclone IV GX
前者 成本低、高性能和低功率消耗
后者除整合8个3.125-Gbps收发器支持Gigabit以太网、SDI、CPRI、V-by-One 还有PCI Express 提供硬式核心IP。

1-2、Quartus II 10.0简介
优势 巴拉巴拉
软件破解 包括两个部分：
1、Licence.dat中的网络号的替换；
2、使用Quartus破解软件打好补丁。
日常需要重复破解。。。。。。。。

1-3开始使用Quartus II
功能包括：HDL编辑、仿真、综合、布局、布线与CPLD/FPGA的烧录
设计流程

设计输入→I/O引脚指定和分析→RTL合成→布局与烧录→板级实验
(还有功能上的模拟设计规则检查、以及布局烧录时的功耗分析、静态分析、逻辑门分析、板层级信号完整分析)

1-3-1 建立工程
1.在给工程起名的时候不允许有中文；而且注意大小写！在之后的代码编写中会提到文件名。
2.硬件选择 Cyclone IV E 选择EP4CE115F29C7芯片
3.仿真工具 Altera 语言选择Verilog HDL
4.最后Finish

1-3-2建立设计文件
Quartus支持多种文件新建

而在本次学习中，使用语言为Verilog HDL 所以选择New -> Verilog HDL File
新建好文件后可以Insert Template 来了解文件模板格式

第一个简单组合逻辑电路：

module ex1(sw,les_red);

	input [1:0] sw;//input of sile switch
	output [3:0]led_red;//output of led_red
	reg led;//Volume change statement

	assign led_red[0] = sw[0]?1'b1:1'b0;
	assign led_red[1] = sw[1]?1'b1:1'b0;
	assign led_red[2] = (sw[0]==sw[1])?1'b1:1'b0;
	assign led_red[3] = led;
	always @ (sw)
	begin
		if(sw[0])
			if(sw[1])
				led = 1'b1;
			else
				led = 1'b0;
		else
			led = 1'b0;
	end	
endmodule

编写时注意end以及 endmodule要和之前的对应！

1-3-3 分析与综合

编译流程图（摘自实战手册）
代码写完后

一键开启编译
有错误慢慢找错误，键入一定要准确！！！

1-3-4 I/O引脚的指定
①Assignments → Pin Planner

或者快捷键
引脚参考之前的引脚表设定

这里提示下可以一个一个键入，更推荐直接复制粘贴输入哦！！！

②Assignments → Device

同样有快捷键

然后设置
这个引脚设置就是对没有用到的引脚进行管教！不让他们干坏事，干扰正常的功能
具体来说：
As input tri-stated ：给没有用到的I/O引脚接地或给定电压，避免空接（floating）状态;
As input tri-stated with weak pull-up:内部拉高电位，不需要实际的接线

避免了空接引脚产生干扰信号

1-3-5 FPGA的烧录
①连接好 USB Blaster
②Tools → Programmer
或者快捷键
③确认连接完成

!还有这个选项才可Start

④确认sw19在RUN状态 Program/Configure勾选

至此所有准备工作完成！！！上电烧录观察班级实验现象

芯片一定要选择正确！！！