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原创 基于stm32cubemx的GPIO输出

如果输出数据寄存器设置为1时,经过“输出控制”的逻辑非操作后,输出逻辑 0到 N-MOS管的栅极,这时 N-MOS管就会截止,同时也会输出逻辑 0到 P-MOS管的栅极,这时 P-MOS管就会导通,使得 I/O引脚接到 VDD,即输出高电平。如果输出数据寄存器设置为0时,经过“输出控制”的逻辑非操作后,输出逻辑 1到 P-MOS管的栅极,这时 P-MOS管就会截止,同时也会输出逻辑 1到 N-MOS管的栅极,这时 N-MOS管就会导通,使得I/O引脚接到 VSS,即输出低电平。该模式也是最常用的输出模式。

2024-06-27 15:27:32 681

原创 FreeRTOS 使用HAL_Delay()卡死 解决方法

Hal_delay函数卡死解决方法

2024-05-20 17:33:50 685 1

原创 基于STM32CubeMx的PWM定时器中断

stm32cubemx PWM中断

2024-05-20 17:19:26 122 1

原创 基于STM32CubeMX的FreeRTOS无法执行多个任务调度

FreeROS,多个任务

2024-05-15 15:40:15 261

原创 基于STM32CubeMX的Socket的LWIP的UDP功能

lwip_sendto: invalid address问题,UDP

2024-05-15 11:10:05 187

原创 移植正点原子的eeprom程序到黑金AX7103

程序上首先复制所有的正点原子的所有代码,下面是需要修改的部分。一、Verilog文件中。

2024-03-06 16:18:50 351

原创 网络芯片DM9161CEP的笔记

DM9161CEP ping不通

2024-03-01 11:21:53 420 1

原创 FPGA:Spawn failed: No error

spawn failed:No error

2024-02-26 16:24:10 838 1

原创 FPGA-逻辑门电路(非门)

非门

2024-02-23 14:51:58 497

原创 FPGA-逻辑门电路(与门)

与门

2024-02-23 11:49:18 715

原创 使用xc7a100tfgg484-2去正点原子的IP核之PLL实验

IP核之PLL实验

2024-02-22 16:56:18 421 1

原创 Vivado 2017使用Run Synthesis后居然不见了Sources

Vivado 2017

2024-01-25 16:33:28 533

原创 STM32系统自制个US分辨率任务调度实现方案,测试结果

US级系统测试

2023-11-09 10:29:38 43 1

原创 学习VerilogHDL扫盲文笔记

新手学FPGA语言

2023-11-02 17:02:42 40 1

原创 码云如何上传私有项目

首先要创建一个仓库https://gitee.com/help/articles/4122之后再上传项目:官方文档:https://gitee.com/help/articles/4122这里我用了方法二1.在自己的电脑上新建一个文件夹或者在你编好的程序文件夹中右击2.然后在窗口输入 $ git init这时候文件夹会多出一个.git文件夹,看不到文件夹的,点击鼠标右键选择“显示不显示...

2020-04-28 11:21:38 707

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