Verilog基础语法（二）

一、结构语句

在Verilog中有两个两个常用的结构语句：initial、always

initial语句它在模块中只执行一次，常用于测试文件的编写，用来产生仿真测试信号，或者用于对存储器变量赋初值。

always语句一直在不断地重复活动，但是只有和一定的时间控制结合在一起才起作用。always语句的时间控制可以是沿触发，也可以是电平触发；可以是单个信号，也可以是多个信号，多个信号之间要用关键字or连接，由or连接的多个事件名或信号名组成的列表称为“敏感列表”。always语句紧跟的过程块是否运行，要看它的触发条件是否满足。

沿触发的always语句常用来描述时序逻辑。电平触发的always模块描述的组合逻辑行为。

always @(*) begin
    out1 = a ? (b+c) : (d+e);
end

@(*)表示对后面语句块中所有输入变量的变化都是敏感的。

组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。

时序逻辑电路：任一时刻的输出不仅取决于当前的输入信号，而且还取决于电路原来的状态，即时序逻辑具有记忆功能。

二、赋值语句

在Verilog HDL语言中，信号有两种赋值方式：

1、阻塞赋值（blocking）如b = a;

2、非阻塞赋值（NOn_blocking） 如 b<=a;

阻塞赋值：在同一个always块中，后面的赋值语句是在前一个赋值语句结束之后才开始赋值的。

非阻塞赋值：在计算非阻塞赋值的RHS以及更新LHS期间，允许其他的非阻塞赋值语句同时计算RHS和更新LHS（赋值语句等号的右侧为RHS，左侧为LHS）。非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用在initial块和always块等过程块中。

在描述组合逻辑的always块中用阻塞赋值，在描述时序逻辑的always块中用非阻塞赋值。

注意：在同一个always块中不能既用阻塞赋值又用非阻塞赋值，不允许在多个always块中对同一个变量进行赋值。

三、条件语句

1、if_else

条件语句必须在过程块中使用。

if语句对表达式的值进行判断，若为0、x（不定值）、z（高阻态）则按假处理，若为1 ，按真处理；if和else语句后面的操作语句可以用begin和end包含多个语句，且允许使用if语句的嵌套。

2、case语句（多分支选择语句）

分支表达式的值互不相同；所有表达式的位宽必须相等，不能用‘bx代替n‘bx；casez 比较时，不考虑表达式中的高阻值；casex比较时不考虑高阻值z和不定值x。

状态机

状态机（FSM）：在有限个状态之间按照一定规律转换的时序电路

状态寄存器由一组触发器组成，用来记忆状态机当前所处的状态，状态的改变只发生在时钟的跳变沿；

状态是否改变、如何改变、取决于组合逻辑F的输出，F是当前状态和输入信号的函数；

状态机的输出由组合逻辑G提供，G是当前状态和输入信号的函数。

状态机的设计包括四步：状态空间定义、状态跳转、下个状态判断、各个状态下的动作