Vivado中如何防止reg wire等类型，在RTL级电路中被分配成很奇怪的名字？

现象

我定义的两个reg变量，并把其中一个reg赋值给另一个，在查看RTL级电路时，发现两个reg之间的线被Vivado自动分配成很奇怪的名字，现象如下：下图中红框中的就是很奇怪的名字，同样的一组bus，名字竟然不一样。

解决方案

首先看下这个知识防止信号被综合优化dont touch
其实在这里同样适用，当我把前面的两个reg前面都加上(* DONT_TOUCH = “yes” *)时，再次看RTL级电路时，发现线的名字变成了自己定义的名字。搞定！