vivado使用笔记（1）--防止信号被综合优化dont touch

最新推荐文章于 2024-08-30 16:11:28 发布

煜大大

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分类专栏： VIVADO FPGA 文章标签： fpga VIVADO

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本文介绍了在Verilog中使用DONT_TOUCH属性防止模块及信号被综合器优化掉的方法，包括在信号、模块及模块例化上的应用。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

发现综合后一个模块一直被优化掉，学习了ug901文档，有相关的描述：
DONT_TOUCH Verilog Examples
信号上防止被优化
Verilog Wire Example
(* dont_touch = “yes” *) wire sig1;
assign sig1 = in1 & in2;
assign out1 = sig1 & in2;

模块上防止被优化
Verilog Module Example 
(* DONT_TOUCH = “yes” *) module example_dt_ver(clk,In1,In2,out1);

例化模块上防止被优化
Verilog Instance Example(* DONT_TOUCH = “yes” *) example_dt_ver U0 (.clk(clk), .in1(a), .in2(b), out1(c));Send Feedback