ARM Cortex-M3权威指南-概览和基础

1 ARM Cortex-M3 处理器初探

1.1 Cortex-M3简评

1.1.1 高性能

 许多指令都是单周期的——包括乘法相关指令。并且从整体性能上， Cortex-M3 比得过绝大多数其它的架构。
 指令总线和数据总线被分开，取值和访内可以并行不悖
 Thumb-2 的到来告别了状态切换的旧世代，再也不需要花时间来切换于 32 位 ARM 状态和16 位 Thumb 状态之间了。这简化了软件开发和代码维护，使产品面市更快。
 Thumb-2 指令集为编程带来了更多的灵活性。许多数据操作现在能用更短的代码搞定，这意味着 Cortex-M3 的代码密度更高，也就对存储器的需求更少。
 取指都按 32 位处理。同一周期最多可以取出两条指令，留下了更多的带宽给数据传输。
 Cortex-M3 的设计允许单片机高频运行（现代半导体制造技术能保证 100MHz 以上的速度）。即使在相同的速度下运行， CM3 的每指令周期数(CPI)也更低，于是同样的 MHz 下可以做更多的工作；另一方面，也使同一个应用在 CM3 上需要更低的主频。

1.1.2 先进的中断处理功能

 内建的嵌套向量中断控制器支持多达 240 条外部中断输入。向量化的中断功能剧烈地缩短了中断延迟，因为不再需要软件去判断中断源。中断的嵌套也是在硬件水平上实现的，不需要软件代码来实现。
 Cortex-M3 在进入异常服务例程时，自动压栈了 R0-R3, R12, LR, PSR 和 PC，并且在返回时自动弹出它们，这多清爽！既加速了中断的响应，也再不需要汇编语言代码了。
 NVIC 支持对每一路中断设置不同的优先级，使得中断管理极富弹性。最粗线条的实现也至少要支持 8 级优先级，而且还能动态地被修改。
 优化中断响应还有两招，它们分别是“咬尾中断机制”和“晚到中断机制”。
 有些需要较多周期才能执行完的指令，是可以被中断－继续的——就好比它们是一串指令一样。这些指令包括加载多个寄存器（LDM），存储多个寄存器（STM），多个寄存器参与的PUSH，以及多个寄存器参与的 POP。
 除非系统被彻底地锁定， NMI（不可屏蔽中断）会在收到请求的第一时间予以响应。对于很多安全-关键(safety-critical)的应用， NMI 都是必不可少的。

1.1.3 调试支持

 在支持传统的 JTAG 基础上，还支持更新更好的串行线调试接口。
 基于 CoreSight 调试解决方案，使得处理器哪怕是在运行时，也能访问处理器状态和存储器内容。
 内建了对多达 6 个断点和 4 个数据观察点的支持。
 可以选配一个 ETM，用于指令跟踪。数据的跟踪可以使用 DWT
 在调试方面还加入了以下的新特性，包括 fault 状态寄存器，新的 fault 异常，以及闪存修补 （patch）操作，使得调试大幅简化。
 可选 ITM 模块，测试代码可以通过它输出调试信息，而且“拎包即可入住”般地方便使用。

1.2 基于cortex-M3的芯片设计

Cortex-M3处理器内核是芯片的中央处理单元，完整的MCU还需要很多其他组件，例如存储，外设，IO等。芯片设计商得到CM3核的授权后，就会把CM3用到自己的芯片中，做一些定制化的设计，所以不同的厂商有不同的配置，想了解具体型号的处理器需要查阅厂家提供的文档，比如stm32，nxp，ti，Freescale。基于ARM低成本和高效的处理器设计方案， 得到授权的厂商生产了多种多样的的处理器、 单片机以及片上系统(SoC)。这种商业模式就是所谓的“知识产权授权”。

1.3 ARM发展历史

ARMv7架构的闪亮登场。在这个版本中，内核架构首次从单一款式变成3种款式。
 款式A：设计用于高性能的“开放应用平台”——越来越接近电脑了
 款式R：用于高端的嵌入式系统，尤其是那些带有实时要求的——又要快又要实时。
 款式M：用于深度嵌入的，单片机风格的系统中——本书的主角。

2 Cortex-M3 概览和基础

2.1 M3架构图

Cortex-M3 是一个32位处理器内核。内部的数据路径是32位的，寄存器是32位的，存储器接口也是32位的。 CM3采用了哈佛结构，拥有独立的指令总线和数据总线，可以让取指与数据访问并行不悖。这样一来数据访问不再占用指令总线，从而提升了性能。Both 小端模式和大端模式都是支持的。

2.2 寄存器组

Cortex-M3 处理器拥有 R0-R15 的寄存器组。其中 R13 作为堆栈指针 SP。 SP 有两个，但在同一时刻只能有一个可以看到，这