Calibration Circuit --》 DDR 校准电路设计

校准电路

DRAM总线速度达到533 Mb/s后，校准输出驱动器大大简化，在系统级设计中可能出现的信号问题。一个校准的驱动器和模上终止(ODT)需要一个外部的1%精度电阻连接到Vss，以校准驱动器/ODT到一个已知的值，并消除可能的工艺变化在制造过程中引入的差距。校准过程需要外部电阻为驱动器/ODT所需阻抗的倍数。

例如，如果需要40Ω驱动器阻抗和60Ω终端，则需要240Ω工作完美，所以外部电阻需要240Ω。校准过程使用可编程阻抗控制(PIC)电路来校准输出阻抗ODT阻抗。PIC电路包含一个240Ω上拉电阻，一个240Ω上拉下拉电阻，以及DQ校准控制块。

DQ校准块由模数转换器(ADC)、比较器、多数滤波器、内部参考电压发生器和近似寄存器组成。240Ω n通道分支与输出驱动程序中几个下拉分支中的一个相同，而240Ω p通道分支与多个上拉分支中的一个匹配。引体向上支腿可以使用一个比期望的240Ω值略大的多晶硅电阻，并有几个p通道器件来降低支腿的电阻并将多晶硅电阻调到240Ω。大的电阻用于实现更线性的上拉和下拉阻抗，以提高系统级的信号完整性。下拉非常类似于上拉，除了使用一个具有多个n通道器件的大型聚电阻来将电阻调到所需的240Ω值。

校准过程从拉低PUP开始(图9)，它将上拉拉到VDDQ。Vpull-up 用于比较图XRES点的电压与内部产生的参考电压VDDQ/2，比较器位于DQ校准控制块内部。然后使用VOH信号分别打开p通道调谐器件，直到XRES的电压等于VDDQ/2。由PIC生成的VOH代码(校准到240Ω所需的设备数量)存储在内部近似寄存器中，并在适当的时间发送到输出驱动。