High-Speed DRAM Controller Design_part1 DMN_CTRL控制器clock相位

最新推荐文章于 2024-06-12 17:14:08 发布

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分类专栏： DRAM 控制器文章标签： fpga开发

原文链接：https://media-www.micron.com/-/media/client/global/documents/products/technical-note/dram-modules/tn0454.pdf?rev=9d30723f96774316ba3414bc12949d9d

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@TOC High-Speed DRAM Controller Design

介绍

有多种设计DRAM控制器的方法，每种方法都有自己的优点和优点，缺点。本技术说明的目的是确定和讨论技术的五个关键领域。DRAM控制器设计，包括控制器要求，控制器时钟域，发射电路，捕获电路，频闪检测，频闪延迟电路。随着带宽要求的增加，高速DRAM存储系统，
高速网络。例如，用DDR3数据速率推向1.6 GHz，逻辑接口的设计变得尤为具有挑战性的。并且要处理较小的有效窗口数据，在多个区域传输接收电路也需要加强

控制器的要求

在每一个DRAM控制器设计之初，平衡需求是很重要的.系统的复杂性(成本)。要确定控制器DORE_CLK archi结构，命令调度、功率和速度要求。控制器CORE_CLK架构的两个示例包括1:1 的DRAM _CLK : CORE_CLK比率和 2：1的 DRAM_CLK:CORE_CLK比率。尽管存在许多其他可能的其它比率关系，但这是我们在这个行业中看到最多的两种clk 比率情况。

使用1-to-1比率可以在增加控制器时钟频率的情况下提供命令调度优势，但是，根据所需的速度和可用的进程几何结构，使用这个比率可能是不可能的。移动到2对1的比率会降低相对于DRAM时钟速度的CORE_CLK速度，但这可能会降低命令带宽。您可以通过2对1的序列化程序调度命令来解决这个问题，这样两个命令就可以同时发送。例如，您可以同时调度RAS和CAS命令。因为减少了时钟频率，这种类型的方法还具有控制器的电源优势。

定义接口宽度取决于你想要的是电路板设计的复杂性还是控制器的复杂性。通过增加内存系统的总体宽度，可以很容易地提高总体数据速率。在某些情况下，这使您能够降低DRAM的速度，但代价是增加控制器上的引脚数和额外的路由问题。如果对DRAM整体速度的需求超出了目前在DRAM中发现的技术，那么您将被迫采用更宽的速度

另一个需要仔细检查的选项是纠错位(如x36, x72)。从DRAM的角度来看，随着每一个进程的缩小，软错误率下降到一个值得仔细研究是否真的需要ECC的水平。

任何DRAM系统的关键设计要求之一是确定所需的速度和应用程序中所需的相应DRAM技术。随着速度要求的提高，DRAM控制器的复杂性也在增加。在DDR3较高的时钟速率下，可能需要1/4时钟，这取决于所使用的进程几何结构。为了处理扩展的突发长度，数据路径的内部宽度可能必须增加。基本上，您是连续捕获数据，然后将数据转换为并行。引入的其他复杂性包括需要对I/O接口进行校准或培训。随着过程几何图形的减少，可能还需要在较慢的速度下进行训练，因为在更精细的分辨率几何图形中发现的可变性增加了。

所需的地址和命令副本的数量通常是信号完整性和引脚数之间的权衡。随着地址和命令引脚上的负载不断增加，可能会存在2T样式寻址的需求。2T风格的寻址是通过将cs#引脚轻加载到DRAM中，而地址和命令引脚则重加载。地址和命令通过两个时钟周期发送，使用CS#将时钟门控到DRAM，如图1所示。在某些情况下，在芯片中有一个模式是一个好主意，它可以打开或关闭，这取决于应用程序的运行速度，控制器是否为多个应用程序设计，以及它的加载条件。

如果你看一些DDR3控制器是为高速而设计的重载，一些3T寻址正在发生。增加负荷，降低信号上升时间不仅会产生时序问题，而且还会导致信号完整性问题。最后，当定义控制器和需求时设置，信号完整性和定时需要仔细检查，以确保正确的取舍。

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Dram 控制器 clock domain

Dram 控制器 clock domain可以用许多不同的方式进行设计。这里需要考虑的一个关键区域是CORE_CLK与DRAM CLK的相位对齐。CLK树选项是物理接口中DLL/PLL中可用的函数。看一个例子，可以选择一个1x CORE时钟，并用于向DRAM传输地址、命令和控制信号。从DLL/PLL中添加一个2倍相位对齐时钟通常用于传输DRAM CLK和DQS信号。90度失相时钟可以用来传输DQ和DM信号。这种类型的方法，如图3所示，是一种典型的方法，似乎工作得很好，因为它可以更准确地在上升边上时钟控制器的内部信号(例如，因为较少的占空比依赖性)。在大多数情况下，保持占空比恒定似乎比运行2个CLK树的相位不一致更具挑战性.
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下图：显示了CORE_CLK与DRAM时钟的搭配。每个时钟显示与DRAM信号相关的参考点。之间的相位CORE_CLK和DRAM时钟可以被改变，如果有延迟线或DLL可以用来改变这种关系。

在某些情况下，一些命令和地址总线需要以更高的速度进行额外的设置。CORE_CK与2x个clk之间的关系保持不变，以传输更高速度的DQ和DQS信号。然后可以将DRAM_CLK转移到地址和命令总线上的设置中以获得裕度。将CORE_CLK移到DRAM_CLK关系为地址和命令总线添加了边距，这有助于设置加载条件。DQ和DQS信号仍然使用2x clk。为了使事情更加灵活，您可以添加更改此相位偏移量的功能.