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RSS订阅原创 xilinx primitives(原语)
Xilinx的原语分为10类，包括：计算组件，IO端口组件，寄存器/锁存器，时钟组件，处理器组件，移位寄存器，配置和检测组件，RAM/ROM组件，Slice/CLB组件，G-tranceiver。我们可以在vivado的 language template中查看相关提示：不同的原语直接搜索就可以找到模板，这里以oddr为例。
2023-11-06 13:52:22
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原创 以太网实验1.mdio接口读写实验
YT8511共有22位寄存器，有些寄存器是仅可读的，有些寄存器是仅可写的，还有些寄存器是可读可写的，当然在程序设计中我们不需要把这些寄存器全部都用上，一般来说寄存器0x00、0x01、0x1F是3个最常用的寄存器，即基本控制寄存器、基本状态寄存器、PHY控制寄存器。对基本状态寄存器，用户通过MDIO协议从PHY中读取该寄存器的值，即可从16位的寄存器值中判断目前自协商状态，注意到寄存器的第5位为1时，代表自协商完成，为0时代表自协商未完成；根据状态寄存器的值，为连接速率状态位speed_status赋值。
2023-11-04 19:41:31
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原创 hdmi彩条显示与滚动实验(verilog)
hdmi接口高清晰度多媒体接口(英文:High Definition Multimedia Interface，HDMI)是一种数字化视频/音频接口技术，是适合影像传输的专用型数字化接口，可同时传送音频和影像信号，最高数据传输速度为2.25GB/s，无需在信号传送前进行数/模或者模/数转换。HDMI向下兼容DVI，但是DVI（数字视频接口）只能用来传输视频，而不能同时传输音频，这是两者最主要的差别。此外，DVI接口的尺寸明显大于HDMI接口。hdmi引脚图HDMI接口共有19个引脚，分上下两排，奇
2023-10-31 16:27:54
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原创 使用axi4_full进行ddr3读写实验和axi4_lite进行流水灯实验
DDR从诞生到现在已经经历了多代，分别是第一代SDR SDRAM（Single Data Rate SDRAM，同步型动态存储器），第二代的DDR SDRAM，第三代的DDR2 SDRAM，第四代的DDR3 SDRAM，现在已经发展到DDR5 SDRAM。Rank：一组可以被一个内存通道同时访问的芯片组合称作一个rank，一个rank中的每个芯片都共用内存通道提供的地址线、控制线和数据线，同时每个芯片都提供一组输出线，这些输出线组合起来就是内存条的输出线。Bank：是一个逻辑上的概念。
2023-10-20 19:46:46
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原创 基于verilog的i2c协议实现与eeprom读写
该地址为一个或两个字节长度，具体长度由器件内部的存储单元的数量决定，当存储单元数量不超过一个字节所能表示的最大数量（2^8=256）时，用一个字节表示，超过一个字节所能表示的最大数量时，就需要用两个字节来表示。发送模块应该具有以下接口:clk、rtsn、send_en（用来提示开始发送）、device_addr(设备地址，不同设备位宽不同)、word_addr(字节地址，一般是8位)、data_w(发送有效数据，8位）、done(传输完成信号）、scl串行时钟线与sda串行信号线。
2023-10-18 10:41:16
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原创 verilog矩阵按键与数码管实验
2)矩阵键盘扫描模块（key_4x4）：矩阵键盘扫描模块主要是对IO扩展板上的矩阵键盘进行行列扫描， 定位出哪一个按键被按下并将其对应的编号传递给数码管显示模块。1)顶层模块（top_matrix_keyboard）：顶层模块主要是对其它三个子模块进行例化，实现子模块间的信号连接。3)数码管显示模块（seg_led）：接收矩阵键盘扫描模块（key_4x4）传递出的按键编号值并将数据流水方式显示。通过拨码开关控制 IO 扩展板上的 LED 灯亮灭，然后将矩阵键盘的按键编号显示在数码管上。
2023-10-17 17:01:01
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原创 fpga中uart的使用(xilinx vivado)
奇校验指的是，加上校验位，共有奇数个1，偶校验指的是，加上校验位共有偶数个1。UART 通信只有两根信号线，一根是发送数据端口线叫 tx（Transmitter），一根是接收数据端口线叫 rx（Receiver），对于 PC 来说它的 tx 要和对于 FPGA来说的 rx 连接，同样 PC 的 rx 要和 FPGA 的 tx 连接，如果连接两个 tx 或者两个 rx 连接那数据就不能正常被发送出去和接收到。位时间，起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。
2023-10-11 21:11:55
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原创 vivado dds+vio波形合成实验
Vivado中的VIO（Virtual Input/Output） IP核是一种用于调试和测试FPGA设计的IP核。它允许设计者通过使用JTAG接口读取和写入FPGA内部的寄存器，从而检查设计的运行状态并修改其行为。VIO IP核提供了一个简单易用的接口，使得用户可以轻松地与FPGA内部寄存器进行交互.通过使用VIO IP核，用户可以实时监视和修改设计中的信号，以便进行调试和验证。此外，VIO IP核还可以与其他IP核和设计组件配合使用，从而帮助设计者更好地理解和调试整个系统。主要用作虚拟IO使用。
2023-10-09 11:05:08
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原创 vivado adda与dds实验
对于这种情况， 每次时钟到来时，相位累加器加 1 ，则就会在第 i 个时钟周期输出 第 i 个采样点（ i = 1～m） ，第 m + 1 个时钟输出第 1 个采样点回复循坏，这时的相位累加器实 际上是步进为 1 的模 m 计数器。如果每次时钟到来时， 总是间隔一个采样点输出，即相位累 加器的步进为 2 ，这时在第 i 个周期输出第 2i 个采样点，输出波形如图 1. 2 的波形 b，显然波 形 b 的频率是 a 的 2 倍，即 f b = 2 f a。换句话说，采样频率应该至少是信号频率的两倍。
2023-10-08 09:03:12
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原创 乒乓buffer的verilog设计
下图为乒乓RAM的模块示意图。先在时钟控制下输入两路信号，经过粗略处理，产生两路数据线和地址线，以及两个RAM模块的控制线，分别控制两个RAM的读和写，并且两个RAM的读（或者写）互锁，即一个若处于读状态，则另一个处于写状态。在低速处理高速数据流时，可以使用乒乓操作，10M的数据流用乒乓操作，分流成两个FIFO，一个FIFO的吞吐速度只有原来的一半5M，就可以满足低速的处理方法处理高速的数据，处理后在用合并成一个10M的数据流，top层看起就是10M的处理速度而且数据就被不丢失且高速的处理过。
2023-09-23 18:51:45
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原创 vivado fifo ip实验及其设计
此时，对于深度为2^n的FIFO，需要的读/写指针位宽为(n+1)位，如对于深度为8的FIFO，需要采用4bit的计数器，0000～1000、1001～1111，MSB作为折回标志位，而低3位作为地址指针。把FIFO比作汽车进入一个单向行驶的隧道，隧道两端都有一个门进行控制， FIFO宽度就是这个隧道单向有几个车道， FIFO的深度就是一个车道能容纳多少辆车，当隧道内停满车辆时，这就是 FIFO的满标志，当隧道内没有一辆车时，这便是 空标志。当读写指针相等时，表明FIFO为空，这种情况发生在复位操作时；
2023-09-18 17:15:32
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原创 vivado ram ip实验与设计实验
RAM可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的RAM：随机访问内存随机访问内存（RAM）相当于PC机上的移动存储，用来存储和保存数据的。在任何时候都可以读写，RAM通常用作操作系统或其他正在运行的程序的临时存储介质（可称作系统内存）。不过，当电源关闭时RAM不能保留数据，如果需要保存数据，就必须把它们写入到一个长期的存储器中（例如硬盘）。正因为如此，有时也将RAM称作"可变存储器"。
2023-09-15 19:13:44
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原创 python猫狗识别
执行命令：python prune_paddle_model.py --model_dir ppyoloe_crn_s_80 --model_filename model.pdmodel --params_filename model.pdiparams --output_names tmp_16 concat_14.tmp_0 --save_dir export_model。运行后产生train.txt、val.txt,在yolo2coco目录用控制台运行。在这个位置运行gen.py。
2023-07-16 15:50:09
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原创 stm32使用hc-sr04进行超声波测距并在串口输出
VCC和GND为供电端，VCC接5V，GND必须和单片机共地（很重要，给单片机提供一个低电平参考，否则接下来的通信会错乱而导致读取到的数值无规律）HC-SR04超声波测距模块可提供2cm-400cm的非接触式距离感测功能，测距精度可高达23mm。为了能够用输入电平控制测距的开启或者关闭，我们这里设置当输入为高电平时中断测距，再次输入高电平时重新测距。TRIG和ECHO为通信端，TRIG是触发控制信号输入，ECHO是回响信号输出。分配trig引脚和按键控制输入,echo引脚我们通过tim计数器的ch1分配。
2023-07-05 17:28:38
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原创 基于Tensorflow和Keras实现卷积神经网络CNN
由于tensorflow可能与本地python环境冲突，使用jupyter进行操作。利用图像生成器定义一些常见的图像变换，增强图像中的有用信息。配置训练方法，将训练和验证的图片，调整为150*150。保存训练得到的的模型(这个挺费时间的）网络模型增加一层dropout。VGG19实现猫狗分类。
2023-07-02 19:05:19
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原创 python机器学习逻辑回归
接下来，你需要编写代码实现Sigmoid函数，编写后试着测试一些值，如果x的正值较大，则函数值应接近1；现在，你需要编写代码实现代价函数以进行逻辑回归的成本计算，并且经过所给数据测试后，初始的成本约为0.693。接下来，你需要编写代码来实现计算正则化逻辑回归的代价函数和梯度，并返回计算的代价值和梯度。其中theta为参数，X为训练集中的特征列，y为训练集的标签列，三者均为矩阵。其中theta为参数，X为训练集中的特征列，y为训练集的标签列，三者均为矩阵。实现cost函数，参数为theta，X，y.
2023-06-27 21:06:09
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原创 python机器学习多分类问题
在本练习中，我们将使用逻辑回归来识别手写数字（0到9）。我们将扩展在练习2中对逻辑回归的实现，并将其应用于一对多的分类问题。在开始练习前，需要在整个练习中，涉及如下的。
2023-06-27 21:03:01
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原创 python二维码生成与识别
但是二维码是怎么生成的呢，我们知道，计算机只能识别0和1这两个数，所以要存储在二维码的信息，计算机会将这些字符都同一转变为0和1组成的二进制数字序列，这个转化的过程叫做编码。在最后这串编码中，一个0对应的就是一个白色小方块，一个1对应的就是一个黑色的小方块。我们把这些小方块按照8个一组，填进大方块里，这就是一个完整的，可以被手机相机识别的二维码图案了。在矩阵相应元素位置上，用点（方点、圆点或其他形状）的出现表示二进制“1”，点的不出现表示二进制的“0”，点的排列组合确定了矩阵式二维条码所代表的意义。
2023-06-24 14:03:26
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原创 python线性回归练习
一种方法是首先收集最近出售房屋的信息，其次是建立房屋价格模型。文件ex1data2.txt包含俄勒冈州波特兰市的房屋价格及相关信息。第一列是房屋的大小（以平方英尺为单位），第二列是卧室的个数，第三列是房屋的价格。在该部分练习中，你的任务是编写代码并实现数据集中的数据标准化。要点：从数据集中减去每个特征的平均值。减去平均值后，再将新的特征值除以各自的“标准差”
2023-06-05 19:29:14
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原创 vitis hls 初次使用
高级综合（high-level synthesis，简称 HLS）能自动把 C/C++ 之类的高级语言转化成 Verilog/VHDL 之类的底层硬件描述语言（RTL），生成定制硬件在 FPGA 上跑实现加速。这使得不懂硬件的软件工程师也可以拥有玩转硬件的能力。HLS 的存在已有多年，它的优点，极短的开发和验证时间。
2023-05-24 07:54:58
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原创 verilog pll ip核配置（vivado)
在vivado 的ip catalog中，找到并选择fpga features and design,clocking,clocking wizard。PLL锁相环，用于对输入时钟进行任意分频、倍频、相位调整、占空比调整，得到更高或更低频率的时钟信号，供逻辑电路使用。设置4个输出时钟频率分别为12.5,25,50,100MHZ。可以看到时钟频率是倍增的，这正是我们设计的效果。等待完成后，可以查看到我们生成的ip。设置输入时钟频率50M。
2023-05-17 20:34:11
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空空如也
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