移位寄存器使用

最新推荐文章于 2024-08-20 23:42:23 发布

xxg薛

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分类专栏：你好，fpga 文章标签：大数据

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本文档介绍了一种使用FPGA实现边缘检测和滤波的方法，通过移位寄存器实现流水线操作。首先，从ROM中读取数据，每次读取3列数据，然后利用shifter_registerip核进行处理。计数器模块控制数据的读取和移位寄存器的更新，当达到预设条件时激活流水线。移位寄存器模块将数据输出到shiftout0、shiftout1和shiftout2。这种方法提高了处理速度并优化了资源利用率。

摘要由CSDN通过智能技术生成

/*
边缘检测、滤波等相关模板的移位寄存器
假设在rom中文件夹下以wod中的数据存放，列加行的值作为该数的地址
现在每次取出3列数据为一组，如第一列abc，第二例def,第三列ghi
使用shifter_register ip核来实现这种功能，可以利用这种方法实现流水线操作

*/

module left_right_register(
	input				clk,
	input				rst_n,
	output [7:0] shiftout0,
	output [7:0] shiftout1,
	output [7:0] shiftout2
);
wire shift_en;
wire  [7:0] cnt;
wire [7:0] in;
counter counter(
	.clk(clk),
	.rst_n(rst_n),
	.shift_en(shift_en),//输出使能信号
	.cnt(cnt)//给rom地址信号
);
my_rom  my_rom(
	.address(cnt),
	.clock(clk),
	.q(in)
	);
shift_register shift_register(
	.clk(clk),
	.rst_n(rst_n),
	.in(in),
	.	shift_en(shift_en),
	.shiftout0(shiftout0),
	.shiftout1(shiftout1),
	.shiftout2(shiftout2)
);
	
endmodule

module counter(
	input				clk,
	input				rst_n,
	output	reg		shift_en,
	output reg [7:0]cnt
	
);

always@(posedge clk or negedge rst_n)
	if(!rst_n)
		begin
			cnt<=0;
			shift_en<=0;
		end
	else begin
		if(cnt>=16)//表示移位寄存器中的两个fifo值已经移入
			begin
				cnt<=cnt+1;
				shift_en<=1;
			end
		else
				cnt<=cnt+1;
	end

endmodule

module shift_register(
	input				clk,
	input				rst_n,
	input			[7:0] in,
	output						shift_en,
	output [7:0] shiftout0,
	output [7:0] shiftout1,
	output [7:0] shiftout2
);

wire [15:0] taps;
assign shiftout0=shift_en?in:0;
assign shiftout1=shift_en?taps[7:0]:0;
assign shiftout2=shift_en?taps[15:8]:0;


my_shift  my_shift(
	.clock(clk),
	.shiftin(in),//rom提供的初始数据
	.shiftout(),
	.taps(taps)
	);