《Clock Domain Crossing》 翻译与理解（6）跨时钟域的命名规则与设计分割

最新推荐文章于 2023-02-23 00:52:15 发布
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分类专栏： 学习笔记 文章标签： fpga verilog 芯片
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本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍多信号跨时钟域传输。

时钟与信号命名

当一个整体设计中包含较多时钟时，推荐在信号命名时体现其时钟域。例如uclk代表微处理器时钟，vclk代表视频处理时钟，dclk代表显示模块时钟，那么在命名信号时，可以在微处理器模块命名：uaddr，uwr_en，udata，同理在其他模块也以各自的时钟代号开头，增加代码易读性，并且在跨时钟域时也更加清晰更易于bug定位。

以时钟分割设计

指导方针：每一个模块只允许有1个时钟

原因：对静态时序分析（STA）更容易

例外：顶层模块必然需要连接多个模块的多个时钟，所以顶层模块例外，但是尽量做到只有1个多时钟的顶层模块

至此，本系列就翻译和理解结束了，欢迎大家翻阅我前面的文章，并一键三连。

参考文献：http://www.sunburst-design.com/papers/CummingsSNUG2008Boston_CDC.pdf

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dongker 的笔记
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《Clock Domain Crossing》 翻译与理解（1）亚稳态
weixin_43537385的博客
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04-14
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03-17
在FPGA设计中，跨时钟域（Cross-Clock Domain）通信是一个常见且重要的问题。时钟域是指在数字系统中由同一个时钟信号控制的一组逻辑电路。当数据需要在不同时钟域之间传递时，可能会出现同步问题，如数据丢失、延迟...
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前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文主要介绍寄存器输出端口在跨时钟域时的处理。 发射时钟域的信号同步 问题：在跨时钟域时，在发射时钟域输出的信号，是否需要通过寄存器输出？ 答案：建议在跨时钟域时，输出信号以寄存器形式输出，而不是组合电路直接输出，原因如下图所示：
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