《Clock Domain Crossing》 翻译与理解（3）寄存器处理输出端口

前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文主要介绍寄存器输出端口在跨时钟域时的处理。

发射时钟域的信号同步

问题：在跨时钟域时，在发射时钟域输出的信号，是否需要通过寄存器输出？

答案：建议在跨时钟域时，输出信号以寄存器形式输出，而不是组合电路直接输出，原因如下图所示：

原因在于组合逻辑的输出不稳定，存在毛刺和震荡，会增加采样时钟采到不稳定信号的概率，从而导致更多的亚稳态信号生成概率。

所以建议在跨时钟域时，用寄存器的形式输出信号，其结果如下图所示：

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