Design Compiler入门经典实验Lab1&2

该系列实验用的是13的guide和lab，均可以在eetop上找到！
Lab1:

实验流程：

1、打开 common_setup.tcl 文件，修改包含逻辑库、设计、脚本的路径：set ADDITIONAL_SEARCH_PAT，
逻辑工艺库文件：set TARGET_LIBRARY_FILES，
符号库文件：set SYMBOL_LIBRARY_FILES，
用户定义的 Milkyway 设计库名称：set MW_DESIGN_LI，Milkyway所参考的库目录:set MW_REFERENCE_LIB_DIRS；

2、键入命令 dc_shell 打开 dc 命令行模式，键入命令 printvar search_path、printvar target_library、printvar link_library 查看库搜索路径、目标库和链接库：

输入 alisa 查看命令的对应自定义缩写，check_library 除了检查逻辑库和物理库的完整性，还可以查看最小时间、电容、功耗、电流单位：

3、读入设计 v 文件并与逻辑库相连接
read_file -format verilog ./rtl/TOP.v、 current_design TOP、link
查看设计文件名和与之连接的逻辑库等库的名字：list_designs、list_libs

4、读入约束文件 source TOP.con
compile_ultra 完成编译

AREA 表示设计电路的总面积，WORST NEG SLACK 表示最坏的路径裕度（负值）。
5、report_constraint -all 报告违规的路径及其负裕度，和总的裕度值。

report_timing 指出各路径的延时和数据要求、到达时间，判断违规情况

report_area：指出设计的各部分形式单元的面积：组合逻辑部分，反相器缓冲器部分、非组合逻辑部分，最后的总面积为单元的面积和连线的面积之和。

其实没有Lab2嘻嘻嘻