Design Compiler入门经典实验Lab7

Lab7：一些额外的约束，在 lab2 与 lab3 的约束文件之中添加了一些额外的约束条件。

1、set_input_delay -max 1.02 -clock my_clk -add_delay -clock_fall
-network_latency_included -source_latency_included [get_ports sel]
#\表示换行符，时钟信号到达 F4 的时钟输入端有 600ps 的延时，该延时包含了时钟源延时和时钟网络延时；F4 的信号输入端到达 sel 又有着 420ps 的延时，且 F4 为下降沿触发，所以数据到达 sel 的输入延时的绝对时间为 600ps+420ps=1.02ns。可以看一下 set_input_delay 命令的一般写法：
set_input_delay -clock clock name (clock_fall) (-network_latency_included)(-source_latency_included) (-add_delay) [get_ports XXX]
一般(clock_fall)缺省时表示对应的 launch 时序元件(寄存器)为上升沿触发型。

通过 report_timing -from [get_ports sel] -to [get_ports Cout] -input -trans -sig 6 命令我们可以看到对于时序路径起点 sel 到终点 cout 的时序报告：

表明时序路径的起点和终点和所属于的时序路径组。

裕度 slack 为正值，符合约束。

2、set_output_delay -max -0.24 -clock my_clk -add_delay -clock_fall -network_latency_included [get_ports out1]
解释：out1 的数据被 F5 捕获，且 F5 为下降沿触发，在 F5 的下降沿到来之前，数据得在 260ps(绝对时刻)之前到达 out1 端口，但是由于 F5 的 network 延时有500ps，相当于对于 out1 的约束放松了，所以 F5 的捕获下降沿推迟了 500ps，所以数据在 260ps-500ps=-240ps=0.24ns 到达 out1 端口即可。
此处 set_output_delay 命令的一般写法和前面 set_input_delay 写法一致。

通过 report_timing -to [get_ports out1] -input -trans -sig 6 -nets 命令我们可以看到对于 out1 的时序报告：

表明时序路径的起点和终点和所属于的时序路径组。

裕度 slack 为正值，符合约束。

3、set all_in_ex_clk [remove_from_collection [all_inputs] [get_ports clk]] set_load [expr 6 * {[load_of cb13fs120_tsmc_max/bufbd1/I]}] $all_in_ex_clk
#expr 表示计算值操作。负载的表示方法为用库中的标准值表示。这里表示对输入端负载的约束，这里题目中设置的条件是除了 clk 之外的所有输入端口均连接到 2 个块(block)，而每个块(block)驱动是 3 个反相器的输入引脚 I，所以对于输入端口来说总的负载相当于 2×3=6个反相器输入引脚 I，工具会将这个扇出值转换成等效电容负载。

通过 report_port -verbose 命令我们可以看到现在的端口约束情况。

本文的参考文献：虞希清老师《专用集成电路设计使用教程》韩德等人译《综合与时序分析的时序约束》

特别是虞希清老师的《专用集成电路设计使用教程》一书给了我学习 DC 很大的帮助。
stark2018.12.27于IC班

                十分感谢你看完了我的DC实验分析