weixin_43817186的博客

原创 使用bat文件快速进行modelsim仿真

在当前文件夹下创建gitignore文件，为手续使用git做版本管理做准备。在rtl文件夹下创建rtl文件和约束文件夹，bin文件夹。双击sim_run即可启动modelsim进行仿真。在sim文件夹下创建仿真do文件。创建启动moselsim仿真脚本。在当前文件夹下创建工程目录。创建激励文件夹和tb文件。完整一键双击bat代码。

原创 使用modelsim 进行仿真分析（do文件方式）

【代码】使用modelsim 进行仿真分析（do文件方式）

原创 verilog 中 逻辑与 && 按位与 &

当A为0的时候，A等于4'b0，即每位都为0，即只需A的4位矢量之间做一下“逻辑或”运算，A[3] || A[2] || A[1] || A[0]，也可写成(|A)；一个4bit的数和一个4bit的数按位与的结果还是一个4bit数，例如A[3:0] & B[3:0] = { A[3] && B[3] , A[2] && B[2], A[1] && B[1], A[0] && B[0] }A=4'b0x1z；假设A = 4'b10xz；故 A && B = 4'b0x1z && 4'b01xx = 1。

原创 时序收敛技巧 跨时钟域单bit和多bit的不同处理方法

原创 静态时序分析精华

静态时序分析

原创 FPGA开发 verilog常用代码块

【代码】FPGA常用代码块。

原创 使用WORD经验总结，持续更新中

按下F4，部分电脑需要按下 Fn+F4，看电脑设置。

原创 使用EXCEL经验总结，持续更新中

EXCEL把两个单元格内的内容连接起来 =A2& B2 ，注意：&后面有一个空格。EXCEL单元格内部换行 ALT+ENTER。EXCEL单元格设置超链接：右键选择超链接。或者上方，插入，选择超链接。

原创 告别Beyond compare，使用VS code进行文件比较

点击左侧资源管理器，选中需要比较的两个文件，单击右键，然后进行比较。

原创 VScode 开启和关闭工作区信任

按Ctrl+Shift+P打开命令面板。

原创 VScode 插件TEROS_HDL提示VHDL_LS错误

工作区根目录下缺少一个名为 vhdl_ls.toml 的配置文件，这个文件是用来帮助 VHDL LS 插件识别库映射的。

原创 Vscode修改键盘快捷键的方法，如添加大小写转换快捷键

按Ctrl+Shift+P打开命令面板，然后输入“open keybindings.json并选择这个命令。这样就会打开keybindings.json文件，在里面编辑想要的快捷键。

原创 VS code 离线安装插件方法（含在线）

有VSIX文件（从微软商店下载或其他形式获取），有就行了，微软商店链接打开 vscode 点击扩展后点击右上角三个小点选择从VSIX文件安装选择VSIX文件完成安装。

原创 DAC8734数模转换公式

计算公式为 10/20*32768=16384，转换为16机制码值为 0x4000，转为负的有符号数，最高位为符号位1（负号），别的位取反加1，得到 0xC000。双极性码值范围为-32768~+32767，对应16进制为 0x8000~0xFFFF。双极性码值范围为-32768~+32767，对应16进制为 0x8000~0xFFFF。计算公式为 10/20*32768=16384，转换为16机制码值为 0x4000。计算公式为 10/20*65536=16384，转换为16进制码值为 0x8000。

原创 使用PYTHON 进行CSV文件的数据处理

【代码】使用PYTHON 进行CSV文件的数据处理。

原创 安路TD工具提高从FLASH启动程序速度的设置方法

工程设置控制选项里面频率设置为33M。SPI模式设置为spi*4。

原创 Git 忽略文件规则及设置

1.使用Gitbash 命令行工具 运行“touch .gitignore”指令创建 .gitignore 文件 ，放置于 .git文件夹下 同级目录下。2.在此文件内写两行，*.log 和 .idea/* 第一行告诉 Git 忽略所有以 .log 结尾的文件。一般这类文件都是代码运行过程中出现的。第二行告诉 Git 忽略所有名字为 .idea 目录下的所有文件，例如使用编辑器软件（vscode）打开的文件根目录就会自动创建。