静态时序分析(Static Timing Analysis)用于检验逻辑电路时序是否正确: 设计者在逻辑电路中添加时序约束,分析工具通过计算所有时序路径延时找出违反时序约束的时序问题,可以提高电路系统工作频率,增加电路系统的稳定性;本文使用 Synopsys 公司的 Primetime 软件对综合电路进行静态时序分析。
1、静态时序分析参数
2、静态时序分析过程
3、静态时序分析结果
静态时序分析(Static Timing Analysis)用于检验逻辑电路时序是否正确: 设计者在逻辑电路中添加时序约束,分析工具通过计算所有时序路径延时找出违反时序约束的时序问题,可以提高电路系统工作频率,增加电路系统的稳定性;本文使用 Synopsys 公司的 Primetime 软件对综合电路进行静态时序分析。
1、静态时序分析参数
2、静态时序分析过程
3、静态时序分析结果