Cadence Virtuoso IC617中常见的报错和警告的解决方法

前言

本文为我自己的学习笔记,属于Cadence Virtuoso系列的进阶部分,采用的软件版本是Cadence Virtuoso IC617。其他文章请点击上方,看我制作的Cadence Virtuoso专栏内容。

本文记录了Cadence Virtuoso IC617中我遇到过的报错和警告的解决方法。

Licensing Error错误

问题描述

使用别人制作好的Linux虚拟机,Ubuntu20.04系统,整合了Cadence IC617,Spectre18,Calibre19,XCELIUMMAIN 18,打开可以直接使用。也就是下面链接中的虚拟机。

Ubuntu20.04下 安装 Cadence IC617

但是在画版图时,进行DRC验证时报错。具体报错为以下代码。

Licensing Error
The following products could not be licensed sufficiently: 
 - Calibre Interactive

报错截图如下。
在这里插入图片描述

可以看到,主要是Calibre2019的license出了问题。

解决方法

因为是直接使用别人安装好的虚拟机,所以整个激活肯定是没问题的,问题出在虚拟网卡地址上,因为导入虚拟机时,VMware Workstation会重新安装虚拟网卡驱动。解决方法很简单,就是把license文件中的网卡地址修改即可。

在我所使用的Ubuntu20.04系统里,Calibre2019的license文件位于以下地址中。
在这里插入图片描述

双击打开这个license文件。可以看到,虚拟网卡地址还是虚拟机作者自己的。
在这里插入图片描述

右键打开控制台。
在这里插入图片描述

输入ifconfig,找到网卡地址,复制下来。
在这里插入图片描述

在文本编辑中,选择查找并替换。
在这里插入图片描述

将原来的网卡地址替换成自己的,注意,网卡地址一定要去掉冒号
在这里插入图片描述

最后别忘了点保存。
在这里插入图片描述

最终结果

最后,进入Calibre2019就不会再报错了,可以进行DRC的检测了。
在这里插入图片描述

自带工艺库消失错误

问题描述

有时候安装了一些工艺库后,自带的工艺库会不见,这是由于工程文件没有把自带的工艺库包含进去。自带的工艺库一般包括basic和analogLib,有时候cdsDefTechLib也会不见。
在这里插入图片描述

解决方法

在关闭Virtuoso IC617的情况下,打开工程目录下的cds.lib,看看里面缺下面的哪行代码,缺哪个就补哪个。
在这里插入图片描述

代码如下:

DEFINE cdsDefTechLib $CDSHOME/tools/dfII/etc/cdsDefTechLib
DEFINE basic $CDSHOME/tools/dfII/etc/cdslib/basic 
DEFINE analogLib $CDSHOME/tools/dfII/etc/cdslib/artist/analogLib

最终结果

修改后保存文件,重新打开Virtuoso IC617软件,自带的库就回来了。
在这里插入图片描述

CDB转OA

问题描述

在Virtuoso IC610之后的版本,只支持OA库了,对于一些较早之前的工艺库,就会无法完成设计。
在这里插入图片描述

解决方法

先建立一个文件夹,用来存放转换后的工艺库。这里我命名为,原文件夹名后加了一个后缀oa。
在这里插入图片描述

在这个新建立好的oa文件夹里,打开软件,新建工程。
在这里插入图片描述

使用软件自带的转换工具就可以把工艺库更新。使用Conversion Toolbox工具。
在这里插入图片描述

选择第一个转换。
在这里插入图片描述

只需要选择工艺库的文件夹,然后点Apply即可。
在这里插入图片描述

时间会有点长,等不转圈圈了,点ok。看log窗口里完成了就行了。
在这里插入图片描述

OA这个文件夹里就多了许多转换后的文件。
在这里插入图片描述

把原文件里,框出来的复制到oa文件夹里,其他的随意,打叉的不要复制。
在这里插入图片描述

最终结果

转换完成之后,就可以导入这个库了,这个库就能被软件支持了。
在这里插入图片描述

Compilation Error

问题描述

在提取版图参数时(PEX),会报出下面的错误。Compilation Error : Error while compiling rules file。
在这里插入图片描述

这是由于厂家在制作工艺库时,他们的工艺库放置的地址和我们放置的地址不一致。根据错误提示可以看得到,是xrc文件的第838行里面的地址出错。
在这里插入图片描述

解决方法

其实三个地址都有错误,根据自己的文件地址修改即可。尤其注意箭头所指,有些Linux系统,在home目录下还有一层用户名文件夹,才到用户文件,一定要注意加入。
在这里插入图片描述

最终结果

运行版图参数提取,可以看到已经解决了。
在这里插入图片描述

Fatal Error

问题描述

在提取版图参数时,点击run PEX,之后弹出错误提示。报错提示为:Calibre View generation encountered a fatal Error。
在这里插入图片描述

在论坛里找了很多方法,包括:

  1. 在环境变量中添加:MGC_FDI_OA_VERSION = 22.50
  2. 设置共享文件夹:LD_LIBRARY_PATH
  3. 更换最新版本Calibre

但是,我感觉都不是我出错的问题所在,因为我的calview.log文件中没有任何错误。
在这里插入图片描述

解决方法

最终我发现了一个,添加另一类环境变量的方法。在桌面打开控制台,输入以下代码:

sudo gedit /etc/profile

输入密码后,打开了添加环境变量的界面。
在这里插入图片描述

添加以下环境变量并保存。

export CALIBRE_ENABLE_SKILL_PEXBA_MODE=1

重启虚拟机即可。

最终结果

就可以正常提取版图参数了。
在这里插入图片描述

CADENCE DRC密度错误是指在进行电路设计布局时,使用CADENCE设计软件进行电路设计规则检查(DRC)时发现的密度错误。 CADENCE DRC密度错误通常是由于电路布局存在过密或者稀疏的区域而引起的。在电路设计,我们通常需要确定电路每个区域的最佳密度,以确保最佳性能和可靠性。密度错误可能会导致电路布局不均匀,影响整体电路的性能。 为了解决CADENCE DRC密度错误,首先需要确定哪些区域存在密度错误。使用CADENCE软件的DRC功能可以帮助我们快速识别出这些错误。一旦发现错误区域,我们可以通过优化电路布局来解决问题。 对于过密的区域,我们可以通过适当调整电路布局来增加空间,使得电路元件的间距更合理。这可以通过重新布线或调整电路元件的尺寸来实现。而对于稀疏的区域,我们可以添加适当的电路元件或连接来填补空缺,以增加密度。 在进行优化布局时,我们需要考虑到电路的性能和可靠性。密度过高可能导致功耗增加、散热困难以及信号互相干扰。因此,在调整布局时,我们需要综合考虑这些因素来获得最佳的解决方案。 总之,CADENCE DRC密度错误是在电路设计常见的问题,但可以通过合理的布局优化来解决。通过使用CADENCE软件的DRC功能,我们可以很容易地识别和解决这些错误,以确保电路设计的性能和可靠性。
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