Cadence Virtuoso IC617中常见的报错和警告的解决方法

前言

本文为我自己的学习笔记,属于Cadence Virtuoso系列的进阶部分,采用的软件版本是Cadence Virtuoso IC617。其他文章请点击上方,看我制作的Cadence Virtuoso专栏内容。

本文记录了Cadence Virtuoso IC617中我遇到过的报错和警告的解决方法。

Licensing Error错误

问题描述

使用别人制作好的Linux虚拟机,Ubuntu20.04系统,整合了Cadence IC617,Spectre18,Calibre19,XCELIUMMAIN 18,打开可以直接使用。也就是下面链接中的虚拟机。

Ubuntu20.04下 安装 Cadence IC617

但是在画版图时,进行DRC验证时报错。具体报错为以下代码。

Licensing Error
The following products could not be licensed sufficiently: 
 - Calibre Interactive

报错截图如下。
在这里插入图片描述

可以看到,主要是Calibre2019的license出了问题。

解决方法

因为是直接使用别人安装好的虚拟机,所以整个激活肯定是没问题的,问题出在虚拟网卡地址上,因为导入虚拟机时,VMware Workstation会重新安装虚拟网卡驱动。解决方法很简单,就是把license文件中的网卡地址修改即可。

在我所使用的Ubuntu20.04系统里,Calibre2019的license文件位于以下地址中。
在这里插入图片描述

双击打开这个license文件。可以看到,虚拟网卡地址还是虚拟机作者自己的。
在这里插入图片描述

右键打开控制台。
在这里插入图片描述

输入ifconfig,找到网卡地址,复制下来。
在这里插入图片描述

在文本编辑中,选择查找并替换。
在这里插入图片描述

将原来的网卡地址替换成自己的,注意,网卡地址一定要去掉冒号
在这里插入图片描述

最后别忘了点保存。
在这里插入图片描述

最终结果

最后,进入Calibre2019就不会再报错了,可以进行DRC的检测了。
在这里插入图片描述

自带工艺库消失错误

问题描述

有时候安装了一些工艺库后,自带的工艺库会不见,这是由于工程文件没有把自带的工艺库包含进去。自带的工艺库一般包括basic和analogLib,有时候cdsDefTechLib也会不见。
在这里插入图片描述

解决方法

在关闭Virtuoso IC617的情况下,打开工程目录下的cds.lib,看看里面缺下面的哪行代码,缺哪个就补哪个。
在这里插入图片描述

代码如下:

DEFINE cdsDefTechLib $CDSHOME/tools/dfII/etc/cdsDefTechLib
DEFINE basic $CDSHOME/tools/dfII/etc/cdslib/basic 
DEFINE analogLib $CDSHOME/tools/dfII/etc/cdslib/artist/analogLib

最终结果

修改后保存文件,重新打开Virtuoso IC617软件,自带的库就回来了。
在这里插入图片描述

CDB转OA

问题描述

在Virtuoso IC610之后的版本,只支持OA库了,对于一些较早之前的工艺库,就会无法完成设计。
在这里插入图片描述

解决方法

先建立一个文件夹,用来存放转换后的工艺库。这里我命名为,原文件夹名后加了一个后缀oa。
在这里插入图片描述

在这个新建立好的oa文件夹里,打开软件,新建工程。
在这里插入图片描述

使用软件自带的转换工具就可以把工艺库更新。使用Conversion Toolbox工具。
在这里插入图片描述

选择第一个转换。
在这里插入图片描述

只需要选择工艺库的文件夹,然后点Apply即可。
在这里插入图片描述

时间会有点长,等不转圈圈了,点ok。看log窗口里完成了就行了。
在这里插入图片描述

OA这个文件夹里就多了许多转换后的文件。
在这里插入图片描述

把原文件里,框出来的复制到oa文件夹里,其他的随意,打叉的不要复制。
在这里插入图片描述

最终结果

转换完成之后,就可以导入这个库了,这个库就能被软件支持了。
在这里插入图片描述

Compilation Error

问题描述

在提取版图参数时(PEX),会报出下面的错误。Compilation Error : Error while compiling rules file。
在这里插入图片描述

这是由于厂家在制作工艺库时,他们的工艺库放置的地址和我们放置的地址不一致。根据错误提示可以看得到,是xrc文件的第838行里面的地址出错。
在这里插入图片描述

解决方法

其实三个地址都有错误,根据自己的文件地址修改即可。尤其注意箭头所指,有些Linux系统,在home目录下还有一层用户名文件夹,才到用户文件,一定要注意加入。
在这里插入图片描述

最终结果

运行版图参数提取,可以看到已经解决了。
在这里插入图片描述

Fatal Error

问题描述

在提取版图参数时,点击run PEX,之后弹出错误提示。报错提示为:Calibre View generation encountered a fatal Error。
在这里插入图片描述

在论坛里找了很多方法,包括:

  1. 在环境变量中添加:MGC_FDI_OA_VERSION = 22.50
  2. 设置共享文件夹:LD_LIBRARY_PATH
  3. 更换最新版本Calibre

但是,我感觉都不是我出错的问题所在,因为我的calview.log文件中没有任何错误。
在这里插入图片描述

解决方法

最终我发现了一个,添加另一类环境变量的方法。在桌面打开控制台,输入以下代码:

sudo gedit /etc/profile

输入密码后,打开了添加环境变量的界面。
在这里插入图片描述

添加以下环境变量并保存。

export CALIBRE_ENABLE_SKILL_PEXBA_MODE=1

重启虚拟机即可。

最终结果

就可以正常提取版图参数了。
在这里插入图片描述

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### 回答1: cadence virtuoso ic617教程是一种电路设计软件的教程,它可以帮助用户学习如何使用cadence virtuoso ic617进行电路设计和仿真。该教程包括了软件的基本操作、电路设计流程、模拟仿真、布局布线等方面的内容,适合初学者和有一定基础的用户学习使用。通过学习该教程,用户可以掌握cadence virtuoso ic617的使用技巧,提高电路设计的效率和准确性。 ### 回答2: Cadence Virtuoso IC617是一款主要用于集成电路设计的软件工具。它具有丰富的功能和强大的性能,可用于各种电路仿真、版图设计、布局和验证等方面。以下是关于Cadence Virtuoso IC617的一些基本教程内容。 1. 工具介绍:Cadence Virtuoso IC617由多个工具组成,包括Virtuoso Schematic Editor、Virtuoso Layout Editor、Virtuoso Analog Design Environment等。Schematic Editor用于电路图的绘制和仿真,Layout Editor用于版图设计,Analog Design Environment用于高级设计和验证。 2. 界面和基本操作:Virtuoso IC617的界面分为逻辑视图和物理视图。逻辑视图显示原理图,物理视图显示版图。基本操作包括创建电路图和版图、添加元件和连接器、设置电性规则和时序规则等。 3. 仿真和分析:在Virtuoso IC617,可以使用Spectre或HSPICE等仿真工具进行各种类型的仿真。例如,直流仿真、交流仿真、蒙特卡罗分析等等。仿真结果可以用于电路和版图的分析和优化。 4. 版图设计和布局:在Layout Editor,使用设计规则检验(DRC)和版图对其(LVS)工具对版图进行设计和布局。这些工具可以自动检测Design Rule Violations(DRV)和Conformity Verification Errors(CV)。使用这些工具可以确保版图的正确性和加速设计的进程。 5. 版图验证和验证:使用Analog Design Environment进行版图验证和验证。验证包括电路仿真、电路测试、可靠性分析等。如果验证通过,版本可以转移到下一个阶段,例如生产。 总之,Cadence Virtuoso IC617是一个功能强大的IC设计软件。它提供了强大的工具和功能,用于电路和版图的设计、仿真和验证。学习并合理利用这些工具和功能可以加速设计的进程,并提高设计的准确性和可靠性。 ### 回答3: Cadence Virtuoso IC617是一款行业领先的集成电路(IC)设计和仿真软件。该软件提供了集成电路设计所需的一系列工具,包括原理图设计、物理布局设计、器件模拟和电源和时钟分析等。这个教程将帮助你了解如何使用Cadence Virtuoso IC617进行集成电路设计和仿真。 教程开始前,需要下载和安装Cadence Virtuoso IC617软件,并且需要熟练掌握基本的电路和集成电路原理。以下是Cadence Virtuoso IC617教程的详细内容: 1. 安装和启动Cadence Virtuoso IC617 在安装完成后,打开软件。首先,你需要在Design Environment Manager(DEM)创建一个新的库。库是保存电路和元件的文件夹。创建库后,你可以开始设计和模拟电路。 2. 设计原理图 在Cadence Virtuoso IC617,你可以使用原理图(Schematic)设计工具来实现电路功能。首先,将所需元件从库拖到原理图。接下来,连接元件,创建电路结构。 完成电路设计后,你可以使用电路模拟器对电路进行仿真。 3. 物理布局设计 布局(Layout)是将电子元件放置在芯片上的过程。在Cadence Virtuoso IC617,你可以使用Layout Editor来创建集成电路的物理布局。使用物理布局工具时,要注意各个元件之间的关系,以确保电路可以正确工作。完成物理布局后,可以使用DRC和LVS引擎检查和验证电路。 4. 器件模拟 使用Cadence Virtuoso IC617的器件模拟器可以有效地对电路进行测试和验证。在模拟过程,你可以检查电路的各个方面的性能,包括功率消耗、响应时间、噪声等。通过模拟数据可以找出电路设计的问题,并进行修正。 5. 电源和时钟分析 电源和时钟分析是确保集成电路在正确工作时所需的电源和时钟特性。使用Cadence Virtuoso IC617,你可以使用电源和时钟分析工具进行电源和时钟特性的分析,以确保集成电路的可靠性和稳定性。 总结 Cadence Virtuoso IC617教程提供了深入了解如何设计和仿真集成电路的应用。 在学习过程,要深入研究各种工具,掌握各种技巧,并熟练使用软件。这可以帮助确保电路设计的质量和效率。

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