Vivado验证Vitis HLS生成的IP核

菜鸡渣渣一个

已于 2022-04-28 15:31:15 修改

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分类专栏： Xilinx FPGA开发有关文章标签： fpga开发 vivado

于 2022-04-18 16:01:54 首次发布

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前言

Vitis HLS，可以通过它，用C和C++建立和封装一个IP核，从Vivado 2021的版本开始内置，用于替代Vivado HLS。

在上一篇文章中（可以点击下面的链接），记录了使用Vitis HLS 构建项目并生成IP核。本文将记录用Vivado验证此IP核。

Vitis HLS 构建项目并生成IP核（Vivado HLS）

新建工程

建立工程

打开软件后，新建一个工程。
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设置好项目名和目录。
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按照下面的选择。
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先不添加源文件，点下一步。
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这里添加一个文件。
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新建一个XDC文件。
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选择器件，我这里使用的是xc7z020clg400-2。
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导入IP

到了主界面，选择Setting。
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选择前面项目生成的IP核，默认目录下，选到IP这个目录即可，不需要选择zip包。
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验证过程

设计文件

添加一个设计文件。
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设置好文件名。
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添加一个IP核。
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搜索后，选择刚刚导入的IP核。
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成功添加IP核。
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同样的，再添加一个系统自带的IP核，用来做复位设置。
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对这个逻辑门设置成一位，同时设置成非门。
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设置好的结果。
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给LED输出脚添加一个端口。
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添加好后。
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对它们进行连线，同时添加剩下的端口，重命名成自己想要的名字。
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在设计界面右键，验证这个设计。
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这个设计没有错误，就可以进行剩下的操作了。
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综合设计

选择综合设计。
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默认设置即可。
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在刚刚的设计文件下，生成了对应的代码文件。
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在设计文件上右键，生成HDL Wrapper。
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生成后的文件目录，可以自己对照一下看看缺什么，漏了哪一步。
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设置XDC

设置XDC，绑定管脚。
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对应代码如下。

set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports sys_clk]
set_property -dict {PACKAGE_PIN J15 IOSTANDARD LVCMOS33} [get_ports sys_rst_n]
set_property -dict {PACKAGE_PIN G14 IOSTANDARD LVCMOS33} [get_ports {led[0]}]

也可以按下图的顺序，打开"I/O Ports"，设置好了后会自动把代码更新到XDC文件中。现在的版本已经没有"I/O Planning"窗口了。
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仿真和下载

生成比特文件

这里略过波形仿真过程，直接生成比特文件。按顺序运行这三个操作，每一个操作都需要等一段时间才能结束。
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下载程序

生成好比特文件后，连接好开发板，按下图的顺序选择，即可将程序下载到开发板中。
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最终结果

开发板上的LED灯在闪烁。
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