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Verilog
FridayFreedom++
这个作者很懒,什么都没留下…
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用VCS仿真硬件电路中MAKEFILE文件的编写
VCS脚本原创 2022-12-25 16:26:31 · 891 阅读 · 1 评论 -
DC综合学习
DC学习原创 2022-08-06 12:11:31 · 286 阅读 · 0 评论 -
根据状态图,写状态机
根据状态图,写状态机原创 2022-08-03 15:41:53 · 343 阅读 · 0 评论 -
Verdi学习笔记-1
Verdi学习笔记-1原创 2021-11-25 23:03:05 · 744 阅读 · 0 评论 -
VCS学习笔记-3
VCS学习笔记-36 Fast RTL-Level verification6 Fast RTL-Level verification原创 2021-11-22 20:30:49 · 266 阅读 · 0 评论 -
VCS学习笔记-2
VCS学习笔记-24 Post-processing with VCD+ file4 Post-processing with VCD+ file原创 2021-11-21 19:50:38 · 422 阅读 · 0 评论 -
VCS学习笔记-1
VCS学习笔记1、vcs仿真基础1.1 vcs工作流程1.2 vcs编译命令1.3 vcs仿真命令1.4 例子1.5 怎么调用一个库1.6 总结2 vcs debug 基础3 debugging with DVE1、vcs仿真基础1.1 vcs工作流程1.2 vcs编译命令-Mupdate是增量编译,修改一个项目里的某个文件,在重新编译时仅针对修改文件进行编译,其他不编译,节约时间。-R 编译完成后自动执行-gui打开gui界面-l 将编译过程中产生的信息导入到log文件中-sver原创 2021-11-21 15:28:12 · 1334 阅读 · 0 评论 -
SOC课程——⑧——根据状态图FSM,写出system_verilog代码
SOC课程——⑧——system_verilog状态机的例题题目:modulemodule sv03_fsm(A,B,clk,Reset,Y);input logic A,B,clk,Reset;output logic Y;enum logic[1:0]{S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11}curr_s,next_s;always_ff@(posedge clk,negedge Reset)beginif(Reset == 1'b0)curr_s原创 2020-11-06 15:18:42 · 682 阅读 · 0 评论 -
SOC课程——⑦——modelsim 14 和 debussy 5.4 软件安装(资源来源网络)
SOC课程——⑦——modelsim 14 和 debussy 5.4 软件分享1 modelsim 142 debussy 5.43 verilog代码编写模板4 常见的verilog的例题1 modelsim 14链接:https://pan.baidu.com/s/1m1FaLukzhMG5l2BdytE0uw提取码:y5xz安装步骤:https://blog.csdn.net/github_33678609/article/details/534936732 debussy 5.4链原创 2020-10-30 08:59:29 · 415 阅读 · 0 评论 -
SOC课程——⑥——常见例题和面试题
SOC课程——⑥——常见例题和面试题1例题12 例题23 例题34 例题4,时钟分频问题4.1 非50%分频4.2 50%分频5 例题56 例题6 :平方、立方和阶乘7 例题7:状态机8 例题89 例题910 例题1011 例题1112 例题12 交通灯1例题1请画出以下程序综合后的电路图,并写Testbench,画出仿真波形:always@(posedge clk) begin q0<=~q2;原创 2020-12-27 13:24:29 · 2011 阅读 · 2 评论 -
SOC课程——⑤——常见的逻辑门的符号图
SOC课程——⑤——常见的逻辑门的符号图原创 2020-10-27 20:42:00 · 1319 阅读 · 0 评论 -
SOC课程——④——Verilog程序(Testbench的编写)
SOC课程——④——Verilog程序(Testbench的编写)1 编写testbenchtestbench的作用:提供输入激励1 编写testbench编写的流程时钟信号的固定写法 initial begin clk = 0; forever #(CYCLE/2) clk=~clk; end复位信号的固定写法 //产生复位信号 initial begin rst_n = 1; #2 rst_n = 0; #(CYCLE*RST_TIM原创 2020-10-27 09:44:51 · 578 阅读 · 0 评论 -
SOC课程——③——Verilog程序(典型电路的模板)
典型电路的模板1 模板代码1.1 输出时序逻辑的模板代码1.1.1 异步复位的时序电路(用的最多)1.1.2 同步复位的时序电路1.2 输出组合逻辑的模板代码1.3 输出整个模块部分代码1.4 输出测试文件的模板代码2 典型电路的Verilog代码2.1 自加一电路add_1(如:n++)3 典型例题与答案3.1 例题13.2 例题21 模板代码1.1 输出时序逻辑的模板代码1.1.1 异步复位的时序电路(用的最多) always@(posedge clk or negedge rst_n)begi原创 2020-10-14 21:42:34 · 940 阅读 · 0 评论