3.2.2.8 12-hour clock（Count clock）

3.2.2.8 12-hour clock（Count clock）

下面的代码是我对HDLBits里面一道题的解答：两个子函数，分别对“分秒”和“时”进行运算。
个人感觉解答的亮点是onedigit子函数里面参数的引用，可以实现分秒的模块化且不显得冗余，可移植性也强。

	//onedigit子函数里面参数的引用
	parameter HEAD;
	parameter TAIL;

//主函数
    //秒00-59
    onedigit #(4'd0, 4'd9)ss_l(clk, reset, ena, ena, ss[3:0]);
    onedigit #(4'd0, 4'd5)ss_h(clk, reset, ena, en[1], ss[7:4]);
    //分00-59
    onedigit #(4'd0, 4'd9)mm_l(clk, reset, ena, en[2], mm[3:0]);
    onedigit #(4'd0, 4'd5)mm_h(clk, reset, ena, en[3], mm[7:4]);

个人感觉里面的不足之处是twodigit子模块（时的模块化）可移植性不强。
下面是完整代码↓

module top_module(
    input clk,
    input reset,
    input ena,
    output pm,
    output [7:0] hh,
    output [7:0] mm,
    output [7:0] ss);
	 
    wire	[1:4]	en;
    
    assign en[1] = (ss[3:0]	==	4'd9);
    assign en[2] = (ss == 8'h59)	;//秒59
    assign en[3] = (mm[3:0]	== 4'd9)&&(ss == 8'b0101_1001);//分x9 秒59
    assign en[4] = (mm == 8'b0101_1001)&&(ss == 8'b0101_1001)	;//分59 秒59
    
    //秒00-59
    onedigit #(4'd0, 4'd9)ss_l(clk, reset, ena, ena, ss[3:0]);
    onedigit #(4'd0, 4'd5)ss_h(clk, reset, ena, en[1], ss[7:4]);
    //分00-59
    onedigit #(4'd0, 4'd9)mm_l(clk, reset, ena, en[2], mm[3:0]);
    onedigit #(4'd0, 4'd5)mm_h(clk, reset, ena, en[3], mm[7:4]);
    //时01-12
    twodigit hh_lh (clk, reset, ena, en[4], hh);

    always @(posedge clk)begin
        if(reset)
            pm <= 0;
        else if ((hh == 8'h11)&&(mm == 8'h59)&&(ss == 8'h59))
            pm <= ~pm;
        else
            pm <= pm;
    end
    
endmodule

//分、秒
module onedigit (
    input clk,
    input reset,   // Synchronous active-high reset
    input ena,
    input en,
    output reg [3:0] q);
	 
	 parameter HEAD;
	 parameter TAIL;
 
    always @(posedge clk)begin
        if(reset)
           q <= HEAD;
        else if (ena&en)begin
            if(q==TAIL) 
                q <= HEAD;
            else 
                q <= q + 1'b1;
        end
        else
            q <= q;
    end
endmodule

//时1-12
module twodigit (
    input clk,
    input reset,   // Synchronous active-high reset
    input ena,
    input en,
    output reg [7:0] qq);
 
    always @(posedge clk)begin
        if(reset)
           qq <= 8'h12;//初始值12
        else if(ena&en)begin
            if(qq == 8'h12) //若累加到12，变1
                qq <= 8'h1;
            else if(qq == 8'h9)//若累加到09，变10
                qq <= 8'h10;
            else
                qq <= qq + 4'h1;
        end
        else
            qq <= qq;
    end
endmodule