hdlbits:Count clock-12_hour clock 答案参考

最新推荐文章于 2024-09-08 18:56:05 发布

数字ic设计

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分类专栏： Hdlbits 文章标签： verilog fpga

本文链接：https://blog.csdn.net/m0_56158239/article/details/119948553

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思路:是从秒的后四位开始推,知道时针的十位

module top_module(
    input clk,
    input reset,
    input ena,
    output pm,
    output [7:0] hh,
    output [7:0] mm,
    output [7:0] ss); 
    reg pm_temp;
    wire mmm;
   
    always@(posedge clk)
        if(reset)begin
            ss[3:0]<=0;
    		
            //pm<=0;
        end
    else if(ena==0)
        ss[3:0]<=ss[3:0];
    else if(ss[3:0]==4'd9)
        ss[3:0]<=0;
    else
        ss[3:0]<=ss[3:0]+1'd1;
    
    always@(posedge clk)
        if(reset)
            ss[7:4]<=0;
    		
    else if(ss[3:0]==4'd9&&ss[7:4]<4'd5&&ena==1'd1)
        ss[7:4