用Verilog实现12_hour_clock(HDLbits的Count clock题)

已于 2022-05-11 22:50:25 修改
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于 2022-05-11 22:40:46 首次发布
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Title：Count clock
Create a set of counters suitable for use as a 12-hour clock (with am/pm indicator). Your counters are clocked by a fast-running clk, with a pulse on ena whenever your clock should increment (i.e., once per second).
reset resets the clock to 12:00 AM. pm is 0 for AM and 1 for PM. hh, mm, and ss are two BCD (Binary-Coded Decimal) digits each for hours (01-12), minutes (00-59), and seconds (00-59). Reset has higher priority than enable, and can occur even when not enabled.
The following timing diagram shows the rollover behaviour from 11:59:59 AM to 12:00:00 PM and the synchronous reset and enable behaviour.
题目的意思就是创建一个十二小时的时钟，2位BCD码（8位宽）hh、mm、ss分别表示时分秒，pm则表示上午、下午（当pm=0便是上午，pm=1表示下午），然后同步复位reset=1’b1使能，将时钟重置为12：00：00，同时使能位ena=1’b1表示时钟的运行，而且reset优先级大于ena。
时序图如下：
在这里插入图片描述
Module Declaration
module top_module(

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12小时制时钟Verilog实现
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题来自网站HDLBits：“Count clock”（网址：https://hdlbits.01xz.net/wiki/Count_clock） 功能分析： 12进制，有“上午/下午”表示位pm（高电平1表示下午，0表示上午） 使能信号ena有效时钟才运行，反之暂停 复位信号reset有效则重置时间为12：00:00 am 思路：6个计数器级联（同步clk） 设计一个子模块用于分、秒4个数字的显示（小时的2个数字比较特殊，不在该子模块）：分、秒均为两个数字的计数器（高位显示0-5，低位显示0-9，r
Verilog专题（十五）如何设计一个12小时的时钟
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3.2.2.8 12-hour clock（Count clock） 下面的代码是我对HDLBits里面一道题的解答：两个子函数，分别对“分秒”和“时”进行运算。 个人感觉解答的亮点是onedigit子函数里面参数的引用，可以实现分秒的模块化且不显得冗余，可移植性也强。 //onedigit子函数里面参数的引用 parameter HEAD; parameter TAIL; //主函数 //秒00-59 onedigit #(4'd0, 4'd9)ss_l(clk, reset, e
verilog 12小时时钟设计
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由于使用的是16进制，所以个位计满到9后下一步会跳变到a而非0，因此进位的过程中不仅要考秒计满到59还要单独考虑秒的个位计数到9,以此类推分钟和小时的进位也是如此。还要注意小时位的置零和进位满跳转数值，由于使用的是上下午制，所以当小时位计数到12时，下次会跳转到1而非0。pm对AM是0，对pm是1。你的计数器由一个快速运行的时钟计时，当你的时钟应该增加时(例如，每秒一次)，ena就会有一个脉冲。下面的计时图显示了从11:59:59 AM到12:00:00 PM的翻转行为以及同步重置和启用行为。
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