FPGA的学习：简易频率计的设计与验证

最新推荐文章于 2023-05-15 22:08:16 发布

石小舟

最新推荐文章于 2023-05-15 22:08:16 发布

阅读量1k

点赞数 2

分类专栏： FPGA 文章标签： verilog fpga

本文链接：https://blog.csdn.net/weixin_44297949/article/details/117663609

版权

本文介绍了如何使用Verilog设计一个简易频率计，该计数器基于等精度测量原理，用于测量并显示输入时钟信号的频率。设计包括模块划分、时序图绘制及代码实现。在完成顶层模块的构建后，通过将seg_595文件夹整合进工程，进行全编译得到RTL视图。最后，进行了仿真验证以确保设计的正确性。

摘要由CSDN通过智能技术生成

设计一个基于等精度测量原理的简易频率计，对输入的未知时钟信号
做频率测量，并将测量结果在数码管上显示。

在这里插入图片描述
设计各个模块。

在这里插入图片描述
画出时序图。

用代码来实现。

`timescale  1ns/1ns
module  freq_meter_calc
(
    input   wire            sys_clk     ,   //系统时钟,频率50MHz
    input   wire            sys_rst_n   ,   //复位信号,低电平有效
    input   wire            clk_test    ,   //待检测时钟

    output  reg     [33:0]  freq            //待检测时钟频率

);
//parameter define
parameter   CNT_GATE_S_MAX  =   28'd74_999_999  ,   //软件闸门计数器计数最大值
            CNT_RISE_MAX    =   28'd12_500_000  ;   //软件闸门拉高计数值
parameter   CLK_STAND_FREQ  =   28'd100_000_000 ;   //标准时钟时钟频率
//wire  define
wire            clk_stand           ;   //标准时钟,频率100MHz
wire            gate_a_fall_s       ;   //实际闸门下降沿(标准时钟下)
wire            gate_a_fall_t       ;   //实际闸门下降沿(待检测时钟下)

//reg   define
reg     [27:0]  cnt_gate_s          ;   //软件闸门计数器
reg             gate_s              ;   //软件闸门
reg             gate_a              ;   //实际闸门
reg             gate_a_stand        ;   //实际闸门打一拍(标准时钟下)
reg             gate_a_test         ;   //实际闸门打一拍(待检测时钟下)
reg     [47:0]  cnt_clk_stand       ;   //标准时钟周期计数器
reg     [47:0]  cnt_clk_stand_reg   ;   //实际闸门下标志时钟周期数
reg     [47:0]  cnt_clk_test        ;   //待检测时钟周期计数器
reg     [47:0]  cnt_clk_test_reg    ;   //实际闸门下待检测时钟周期数
reg             calc_flag           ;   //待检测时钟时钟频率计算标志信号
reg     [63:0]  freq_reg            ;   //待检测时钟频率寄存
reg             calc_flag_reg       ;   //待检测时钟频率输出标志信号
//cnt_gate_s