WARNING:HDLCompiler:751 - "F:\test_warming.v" Line 17: Redeclaration of ansi port AD_sts is not allowed
报错告诉你重复定义了。因为module(input A,input B, output C)中的input A,input B, output C就已经是对信号定义了,你下面再写wire A; wire B;reg C当然重新定义了。
想消除警告可以使用两种方式
(1)
module(rst,clk,AD_data,AD_sts)
input rst;
input clk;
output reg [15:0] AD_data;
output reg Ad_sts;
endmodule
(2)
module(
input rst,
input clk,
output reg [15:0] AD_data,
output reg AD_sts
);