AXI 协议部分接口说明

AXI 协议

AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点： 1、总线的地址/控制和数据通道是分离的； 2、支持不对齐的数据传输；
3、支持突发传输，突发传输过程中只需要首地址；
4、具有分离的读/写数据通道；
5、支持显著传输访问和乱序访问；
6、更加容易进行时序收敛。 在数字电路中只能传输二进制数 0 和 1，因此可能需要一组信号才能高效地传输信息，这一组信号就组成了接口。

AXI4 协议支持以下三种类型的接口：

1、 AXI4：高性能存储映射接口。
2、 AXI4-Lite：简化版的 AXI4 接口，用于较少数据量的存储映射通信。 3、 AXI4-Stream：用于高速数据流传输，非存储映射接口。
在这里我们首先解释一下存储映射（Meamory Map）这一概念。如果一个协议是存储映射的，那么主机所发出的会话（无论读或写）就会标明一个地址。这个地址对应于系统存储空间中的一个地址，表明是针对该存储空间的读写操作。AXI4 协议支持突发传输，主要用于处理器访问存储器等需要指定地址的高速数据传输场景。

AXI-Lite为外设提供单个数据传输，主要用于访问一些低速外设中的寄存器。而 AXI-Stream 接口则像 FIFO 一样，数据传输时不需要地址，在主从设备之间直接连续读写数据，主要用于如视频、高速 AD、PCIe、DMA 接 口等需要高速数据传输的场合。

在本章我们重点介绍 AXI4 接口，它由五个独立的通道构成：
1、 读地址
2、 读数据
3、 写地址 4、 写数据
5、 写响应

在 PS 和 PL 之间的主要连接是通过一组 9 个 AXI 接口，每个接口有多个通道组成。这些形成了 PS 内部的互联以及与 PL 的连接，如下图所示：

上图给出了每个接口的简述，标出了主机和从机（按照惯例，主机是控制总线并发起会话的，而从机是做响应的）。需要注意的是，接口命名的第一个字母表示的是 PS 的角色，也就是说，第一个字母 “M”表示 PS 是主机，而第一个字母“S”表示 PS 是从机。

上图中 PS 和 PL 之间的 9 个 AXI 接口可以分成三种类型：

1、通用 AXI（General Purpose AXI）：一条 32 位数据总线，适合 PL 和 PS 之间的中低速通信。接口是透传的不带缓冲。总共有四个通用接口：两个 PS 做主机，另两个 PL 做主机。

2、加速器一致性端口（Accelerator Coherency Port）：在 PL 和 APU 内的 SCU 之间的单个异步连接，总线宽度为 64 位。这个端口用来实现 APU cache 和 PL 的单元之间的一致性。PL 是做主机的。

3、高性能端口（High Performance Ports）：四个高性能 AXI 接口，带有 FIFO 缓冲来提供“批量”读写操作，并支持 PL 和 PS 中的存储器单元的高速率通信。数据宽度是 32 或 64 位，在所有四个接口中 PL 都是做主机的。

AXI_ACP接口

AXI_ACP接口是加速器一致性端口（Accelerator Coherency Port），是在 PL 和 APU 内的 SCU 之间的单个异步连接，总线宽度为 64 位。这个端口用来实现 APU cache 和 PL 的单元之间的一致性。PL 是做主机的。

AXI_GP接口

AXI_GP接口直接连接到主互连和从互连的端口，没有任何额外的FIFO缓冲，不像AXI_HP接口使用FIFO缓冲以提高性能和吞吐量。因此，性能受到主互连端口和从互连端口的限制。这些接口仅用于通用用途，并不是为了实现高性能。

特点

AXI GP的特性包括:

支持标准AXI协议
数据总线宽度只有32位
主端口ID位宽为12位
主端口发送能力:8位读，8位写
从端口ID位宽为6位
从端口接受能力:8位读，8位写

AXI_HP接口

4个AXI HP接口为PL的主机提供了DDR和OCM存储器的高带宽的数据路径。 每个HP接口包括两个的FIFO缓存，用于读写传输。PL到内存互连高速AXI HP端口路由连接到两个DDR内存端口和一个OCM存储器端口。AXI HP接口也被称为AFI (AXI FIFO接口)，以强调它们的缓冲功能。 PL电平移位器必须通过LVL SHFTR EN启用后，才能进行PL逻辑通信。

特点

这些接口被设计为在PL主存储器和PS存储器(包括DDR和片上RAM)之间提供一个高吞吐量的数据路径。主要功能包括:

可以实现32或64位数据位宽的主接口(每个端口独立编程)。
在32位接口模式下，可以进行动态配置位为64位，以实现对齐传输，通过AxCACHE [1]可以进行控制。
在32位接口模式下，为未对齐的32位传输自动扩展到64位。
可编程的写命令释放阈值。
PL和PS之间的所有AXI接口的异步时钟域交叉。
使用1kb (128 × 64位)数据缓存FIFO来平滑“长延迟”传输，用于读写。
从PL端口提供QoS信令。
命令和数据FIFO填充级计数可用于PL端。
支持标准AXI 3.0接口。
可编程命令下发到互连，分别用于读和写命令。
14到70个指令范围的高性能从接口读接受能力。(取决于突发长度)
8到32个指令范围的高性能从接口写接受能力。(取决于突发长度)