14-硬件设计-RGMII接口电路

硬件设计-RGMII接口电路

RGMII采用8位数据传输，RGMII采用4位数据传输，所以这个按字面意思理解就是减少的GMII。这个是因为RGMII在时钟的上升沿和下降沿均采样数据，所以数据位减少一般的情况下还是可以达到千兆的速率。其工作时钟125兆，兼容MII规定的10/100Mbps。

1. 接口信号定义

数据传输接口：与网络变压器系相连接，提供数据的输入输出通道。

时钟接口：25/50M的晶振，43/43晶振的接口，46脚是内部PLL的输出接口，不用请浮空。

RGMII接口：与MAC链接。

硬复位，接1uF 100K的阻容复位电路。

MD通讯，读取寄存器，中断。30/31是与MAC通讯的引脚，读写寄存器。33脚开漏输出，上拉的3.3V。20脚。中断，上拉3.3。

地址配置，通讯配置。13/34/35地址配置引脚。17/18上拉，自动协商配置。14脚上拉至1.8，表示RGMII通讯。

LED0：数据传输，LED1：有链接输出低

电源，48脚接电感。38上拉3.3.

1. TX_CLK: RGMII发送时钟提供125mhz，25mhz，或2.5mhz参考时钟，容差±50 ppm，具体取决于速度。
2. TX_CTRL: RGMII发送控制。TX_EN出现在TX_CLK的上升沿。TX_EN和TX_ER出现在TX_CLK的下降沿。
3. TXD0…3: RGMII发送数据。发送数据端口以双速率运行，数据字节的bits[3:0]在TX_CLK的上升沿发送。数据bit[7:4]在TX_CLK的下降沿发送。
4. RX_CLK: RGMII 接收时钟提供 125 MHz、25 MHz 或 2.5 MHz 参考时钟，具有 ± 50 ppm 容差，取决于接收数据流的速度。
5. RX_CTRL: RGMII接收控制。RX_DV出现在RX_CLK的上升沿。RX_DV和RX_ER的逻辑导数出现在RX_CLK的下降沿。
6. RXD0.3: RGMII发送数据端。RXD[3:0]运行在双速率模式，在RX_CLK的上升沿发送bits[3:0]，在数据下降沿发送bits[7:4]。
7. RESETn： 硬件复位低有效。
8. MDC： 串行管理接口的参考时钟。不需要连续的时钟流。最大支持12M。
9. MDIO： 串行管理接口的数据。 此管脚需要一个上拉电阻，范围是1.5K-10K.
10. CLK125: 125MHZ参考时钟输出

2.硬件电路设计

1. 避免信号走线穿越电源分割区域，保持信号参考平面完整；
2. RGMII 模式下，MAC 的 RXD0～RXD3、RXDV 信号线长度以时钟信号 CLK 的长度为基准，控制在300mil 以内；MAC 的 TXD0～TXD3、TXEN 信号线长度以时钟信号 TXCKOUT 的长度为基准，控制在300mil 以内；
3. RGMII 走线总长不大于 5inch；
4. 网口 PHY 芯片到变压器的差分信号 MDI0+、MDI0-、MDI1+、MDI1、MDI2+、MDI2-、MDI3+、MDI3-差分线对长度控制在5mil，差分阻抗控制在 100Ω。
5. 网口后方布置专用的千兆网ESD芯片。
6. 复位电路适当远离时钟信号和TX、RX。
7. 时钟电路尽量靠近以太网芯片，并且远离板边和高频信号
8. 差分线换层时在不超过200mil的范围内增加回流过孔
9. RJ45接口区域内挖空处理
10. 机壳地与GND之间的桥接电容靠近壳体管脚放置，且走线要加粗处理。 机壳地与GND之间的的距离至少1mm以上
11. 变压器的下方铜皮要挖空。