12-cadence17.4 allegro过孔的操作(带网络复制与过孔阵列)

cadence17.4 allegro过孔的操作(带网络复制与过孔阵列)

1.过孔的带网络属性复制

在铺铜之前, 手工拷贝了一个过孔, 用粘贴的方法放了好多地过孔。
放完之后, 发现过孔没给GND网络…
这时, 再想改那么多已经存在的过孔的网络, 就很麻烦. 还是要放地过孔之前就带上网络, 不能整错了。
选择一个过孔,右击分配网络,在右侧option可以选择对应的网络名称。
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之后选择过孔,点击复制按钮后在option页中选择保持过孔网络和形状网络
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等过孔都放完了, 右击完成。将鼠标悬停在过孔上, 可以看到过孔都带了网络。
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2.查找没有网络的过孔

点击Tools->Reports…
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选择"Dangling LInes, Via and Antenna Report"项是废元素的意思。
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此时在"Dangling Vias"提示下, 出现的过孔就是废过孔, 点击每行的定位坐标, 就可以跳到废过孔处。
这个报告, 适用于板子完成后的统一检查。
对于查找废过孔(不带网络), 可以看第一列的Net名称, 如果出现"Not on a Net", 这个过孔就是没有网络的废过孔。
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没有分配网络的过孔, 如果位于动态铺铜区域内, 就跟随动态铺铜形状的网络走。
如果铺铜去掉了, 过孔的网络名称就没了。
所以, 打地过孔时, 不用分配网络, 只要铺铜时, 给动态铺铜的形状设置好网络即可。

3.Via Array放置沿着边框放置过孔

在绘制好OUTLINE层厚,向内偏移10mil得到route keepin层,然后绘制一个无网络的铜皮,在选择place->via array选项,点击上述绘制的铜皮,修改间距参数即可,然后删除铺铜,即可得到沿着边框的via。
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4.Via Array沿着走线放置过孔

place->via array选项,点击走线,修改间距参数即可,即可得到沿着边框的via。
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5.Via Array沿着铺铜区域内放置过孔

place->via array选项,点击铺铜,修改间距参数即可,即可得到铺铜区域内的via。
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### Cadence 17.4 中的过孔布置方法 在Cadence Allegro PCB Editor中,过孔(Via)用于连接不同层之间的信号路径。为了确保过孔能够正确处理钻孔和焊盘的需求,在Design Parameter Editor对话框右侧,Plated holes, Non-plated holes & Padless holes都需要被选中[^1]。 对于具体的过孔布置操作: #### 创建和编辑过孔属性 进入Setup菜单下的Technology File Editor,可以定义新的过孔类型或修改现有类型的参数。这包括设定过孔尺寸、形状以及层数范围等特性。 #### 插入单个过孔 通过Tools -> Via命令启动交互式过孔插入工具。此时光标变为十字星状,可以在PCB布局上任意位置点击放置所需的过孔实例;亦可通过指定坐标精确安放特定地点上的过孔对象。 #### 批量添加/移除过孔 当需要批量处理时,则可利用Route->Auto Route功能配合约束条件自动完成多条线路间的过孔安排工作。另外,如果想要清理不再需要的过孔,可以通过Select All Vias选项全选后再执行Delete动作快速实现目标。 #### 设置过孔规则 针对特殊需求如高速电路设计中的差分对布线情况,可在Net类目下选取对应的网络名称(例如这里的`DIFFPAIR0`),并将其关联至预先建立好的定制化规则集内以满足电气性能方面的要求[^2]。 ```python # Python伪代码展示如何自动化配置过孔规则 (仅作示意用途) def setup_via_rule(net_name, rule_set): select_net(net_name) # 选择网络名 apply_custom_rules(rule_set) # 应用自定义规则集合 setup_via_rule('DIFFPAIR0', 'CustomDiffPairRule') ```
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