Verilog HDL：PCM编码器、PCM解码器联合仿真（3）

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已于 2023-03-19 21:27:16 修改

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分类专栏： RTL级电路设计文章标签： fpga开发

于 2023-02-08 20:25:36 首次发布

本文链接：https://blog.csdn.net/weixin_44587308/article/details/128942040

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该文描述了一个名为PCM_ENC_DEC_TEST_3的Verilog模块，用于测试PCM编码解码功能。模块接收到3字节数据（4A,5B,6C），在不同时钟周期内改变输入信号，包括数据din_enc、位数N和启动信号INE，然后观察解码输出dout_dec及控制信号D_en和F_en的状态。

摘要由CSDN通过智能技术生成

PCM_ENC_DEC_TEST_3.v

`timescale 10ns/1ps

module PCM_ENC_DEC_TEST_3;

reg clk;
reg rst;
reg [7:0] din_enc;
reg [3:0] N;
reg INE;
wire [7:0] dout_dec;
wire D_en;
wire F_en;

parameter half_cycle = 10;

PCM_ENC_DEC ut3
(
	.clk(clk),
	.rst(rst),
	.din_enc(din_enc),
	.N(N),
	.INE(INE),
	.dout_dec(dout_dec),
	.D_en(D_en),
	.F_en(F_en)
);

initial begin
	clk = 0;
	forever begin
		clk = # half_cycle ~ clk;
	end
end

initial begin
	rst = 1;
	# (1 * half_cycle) rst = 0;
	# (2 * half_cycle) rst = 1;
end

initial

	// the initial set of input signal;
	din_enc <= 0;
	N <= 0;
	INE <= 0;
	
	// the 3 Byte data is received;
	
	// 4A, 0100_1010;
	repeat (5) @ (posedge clk);
	din_enc <= 8'h4A;
	N <= 4'd2;
	INE <= 1;

	// 5B, 0101_1011;
	repeat (1) @ (posedge clk);
	din_enc <= 8'h5B;
	N <= 0;
	INE <= 0;

	// 6C, 0110_1100;
	repeat (1) @ (posedge clk);
	din_enc <= 8'h6C;
	
	repeat (1) @ (posedge clk);
	din_enc <= 0;
	
	repeat (2800) @ (posedge clk);
	$finish;
	
end

initial begin
	$fsdbDumpfile("./verdiFsdb/PCM_ENC_DEC_TEST_3.fsdb");
	$fsdbDumpvars(0);
end

endmodule