module d_ff (d, clk, q, q_bar);
// 输入和输出端口
input d, clk;
output q, q_bar;
// 内部寄存器
reg q, q_bar;
// D触发器行为
always @ (posedge clk) begin
q <= d;
q_bar <= ~d;
end
endmodule
以上电路图是一个带有异步复位的D触发器。如果不需要异步复位,可以省略Qb、R、S、NOR1和NOR2的部分。
module d_ff (d, clk, q, q_bar);
// 输入和输出端口
input d, clk;
output q, q_bar;
// 内部寄存器
reg q, q_bar;
// D触发器行为
always @ (posedge clk) begin
q <= d;
q_bar <= ~d;
end
endmodule
以上电路图是一个带有异步复位的D触发器。如果不需要异步复位,可以省略Qb、R、S、NOR1和NOR2的部分。