14.Quartus II 13.1建立一个四选一多路选择器及其功能仿真

最新推荐文章于 2025-04-09 21:33:59 发布

waiting不是违停

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参考的B站教程
私以为学习开发环境最快的方法是看网课。
1.新建项目：
file→new→Verilog HDL File→确定
在这里插入图片描述
2.写完代码，ctr+s保存，文件名要和模块名一样，否则编译会报错。文件路径不能有英文。

module MUX41a(a,b,c,d,s1,s0,y);
	input a,b,c,d;
	input s1,s0;
	output y;
	reg y;
	always @(a or b or c or d or s1 or s0)
	begin : MUX41
		case({s1,s0})
			2'b00:y<=a;
			2'b01:y<=b;
			2'b10:y<=c;
			2'b11:y<=d;
			default:y<=a;
		endcase
	end
endmodule

在这里插入图片描述
3.点next

4.点next

5.多文件就自行在红色箭头处添加。因为这个程序只有一个模块，所以就不需要再添加新的文件了。直接点next就好。

6.勾选所使用的芯片。我用的是DE1 SOC的平台，所以选的是这个。点next
在这里插入图片描述
7.直接next

8.点finish

9.点紫色箭头，开始编译

10.编译花了1分6秒，有警告但是没报错

11.接下来时序仿真。file→new→University Program VFW

12.插入端口

13.点Node folder→List→点>>(全部移入)→ok

14.设置一下终止时间，例如30us
在这里插入图片描述
15.设置每个端口的波形，这里选的是时钟信号，频率随便设的，a,b,c,d,s1,s0。按ctrl+滚轮可以调整时间轴缩放。

16.点编译→yes→保存文件

17.编译中

18.编译完成