Verilog语言要素

1.空白符包括空格符（\b）、制表符（\t）、换行符和换页符，在编译和综合是，空白符容易被忽略。
注：加入空白符的目的就是增加程序的易读性！
2.注释符：
单行注释符：以“//”开始，Verilog忽略从此处到行尾的内容。
多行注释符：多行注释符以/*开始，到/结束。系统自动忽略中间内容。
3.标识符：
在Verilog中标识符被用来命名信号名，模块名，参数名等，它可以是任意一组字母，数字，$符号和下划线符号的组合，应该注意的是，标识符字母是区分大小写的，并且第一个字符必须是字母或者下划线符号。
4.数值：
Verilog中有四种基本的数值
①0：低电平，逻辑0，或者称为假
②1：高电平，逻辑1，或者称为真
③X：不确定或者未知的逻辑状态
④Z：高阻态
5.整数及其表示：
①表示方法：+/- size base_format number
注：size位宽，base_format表示进制数，Verilog语言中的进制有四种，二进制（B），八进制（O），十进制(D)，十六进制(H)，例如：8‘b11011100代表的含义是位宽为8位的二进制数
6.实数及其表示：
①十进制表示法：采用十进制格式，小数点两边都需要有数字，